whoops should be True

whoops initialise nia_update to False

sv_binutils: refactor naming conventions

sv_binutils: introduce svp64_opindex_rm_field routine

add README in ISA sim directory

fix LDST immed using EXTRA2 not EXTRA3 in tests to make
room for Pack/Unpack

sigh begin process of fixing unit tests which are no longer EXTRA3
on lwz.stz (immediate) makinng room for Pack/Unpack
https://bugs.libre-soc.org/show_bug.cgi?id=871

add LDST-2P-*PU.csv, tracked down weirdness, it was the
BREV versions of LDST which need removing (not now)

addPack/Unpack to sv_analysis, extra CSV column.
much weirdness, still investigating, lwz is still showing up in
LDST-2P-1S1D-imm which should not be happening

add PACK/UNPACK constants for RM-2P-1S1D-PU

much dumbness.  fmvis is RM-1P-1D

Revert "add fmvis as a new RM-1P-1S SVP64 RM type"

This reverts commit 9fc4f5fd4ec2e3a3e52acacaf699f18d324b9f2d.

add fmvis as a new RM-1P-1S SVP64 RM type

sv_binutils: include SVP64 context header

sv_binutils: remove separate CRs table

DOUBLE2SINGLE: convert doc comments to docstring

re-convert frsp pseudocode

Fixes: https://bugs.libre-soc.org/show_bug.cgi?id=896

try to add some line numbers to ast -- helps with debugging

switch ast for assignment to tuple to use the python 3 classes

fix line number tracking

add handy re-indenting script

gitlab-ci.yml: stop testing after 5 failures

shrink build log

add another test and fix broken fishmv pseudocode

add extra fmvis to see what is going on

Fix fmvis & fishmv bit handling for d0, add tests for negative fp numbers

Add fishmv instruction (bug #887)

fix wrong shift in fmvis, use correct immediates in test

update comments in fmvis case

add first FP "expected state" use it in fmvis

bit more docs on fmvis

off-by-one in declaration of pattern-match XO for fmvis

add some more example fmvis to work out which is LSB and which MSB

add example fmvis instruction to trans/svp64.py

dang.

Revert "Revert "set IN1 to NONE for fmvis", in1 is FRS."

This reverts commit ecfe1775e98cf367733a66fc368a8c6e92d92504.

Revert "set IN1 to NONE for fmvis", in1 is FRS.
https://libre-soc.org/openpower/sv/int_fp_mv/
0-5 6-10 11-15 16-25 26-30 31 Form
Major FRS d1 d0 XO d2 DX-Form

This reverts commit ff67f3220d279512fe2656136dfc3287842a91e3.

use DOUBLE helper function in fmvis

annoying. DX-Form is one exception to the rule of having the
immediate be directly actual fields.  the immediate has to be
"de-constructed" before fitting into its places, d0 d1 and d2

set IN1 to NONE for fmvis

fix form and pseudo-code for fmvis, tests in 64-bit mode

whitespace cleanup

fix fmvis decoder, it's now a 2-operand instruction

Add fmvis instruction + tests, bug #887

svp64.py: fix alignment

svp64.py: update svindex operands

dump output from pypowersim_fp

whoops missing variables in new subfunction after
moving code around in ISACaller

add dsubstep to ISACaller

sort out subvl unit test with expected results

fix loopend conditions for subvectors in ISACaller

rename substep to ssubstep, add dsubstep to SVP64State

add first subvl unit test, subvl comes from
RM not SVSTATE

move D-Immediate rewriting in ISACaller into separate function

move inputs in ISACaller into get_input()

move debug remap to ISACaller.remap_debug()

whitespace and function-return code-morphing in ISACaller

move another function in ISACaller (check_write)

begin function split in ISACaller
https://bugs.libre-soc.org/show_bug.cgi?id=728

remove duplicate code create ISACaller.advance_svstate_steps()
which performs required stepping of src/dst/sub-steps

add SUBVL (substep) support to PowerDecoder2 and to ISACaller.
the actual computation (multiplication) is done inside PowerDecoder2
which will need to understand Pack/Unpack at some point
https://bugs.libre-soc.org/show_bug.cgi?id=871

add substep getter/setter to SVP64State

rename SVSTATE.svstep to SVSTATE.substep to avoid
a name-conflict with the instruction "svstep"

simplify remapyield.py, skip shows the bit to be skipped

got fed up of long list of ifs for manually decoded ".long"s,
replaced with a single search

add jit_test for testing icbi and isync

TODO: integrate into unit test framework

add DX-Form FRS for fmvis
https://bugs.libre-soc.org/show_bug.cgi?id=887

add recognition of 0xNNN and 0bMMMM to sv/trans/svp64.py
for translation of "non-supported" opcodes in binutils

add FRS as destination to PowerDecoder2 DecodeOut

add mm=1 svindex test, setting single targetted SVSHAPE

fix issue in SelectableInt.__rsub__ causing truncation of values

fix issue in SelectableInt using slices involving SelectableInts

Added insn initialisation for grev() func

Missed another two form sub-headings

Missed another two form sub-headings

Fixed missing space for form headings

compute 2nd svindex dimension using unsignee compare

add yx svindex test, needed to compute size of 2nd dim

Indexed SVSHAPE add bypass mode when dim sizes are 1

add second svindex test, modulo 3

fix svindex pseudocode, set large 2nd dim on nonskip

fix svindex unit test, experiment setting dimensions
to 0b111111 in svindex pseudocode

fix SVSHAPE iterator for index case, stop deepcopy
(was copying entire GPR)

add new svindex sv.add test with arbitrary index map

non-persistence enabled on svindex as well as svremap

fix svindex pseudocode
rename RS to SVG in SVI-Form (svindex) to avoid a register name conflict
start checking things properly in test_caller_svindex.py

pass GPR to SVSHAPEs in ISACaller

add gpr lookup in Indexed SVSHAPE iterator (no elwidths yet)

rough unit test ahowing Index REMAP basically functional in SVSHAPE

add support for Indexed mode in SVSHAPE

add storing of shape in requested SVSHAPE in svindex pseudocode

move DX Form

add first stub of svindex pseudocode
https://bugs.libre-soc.org/show_bug.cgi?id=885

audio/mp3: convert asm to the new notation

https://bugs.libre-soc.org/show_bug.cgi?id=884

svp64.py: allow macros as register names

This patch enables things like *fv0, where *fv0 is just a macro.
https://bugs.libre-soc.org/show_bug.cgi?id=884

svp64.py: generate registers

add svindex to power_enums.py, minor_22.csv
https://bugs.libre-soc.org/show_bug.cgi?id=867

indentation on fields.txt to make it more markdown-like

convert Logical svp64_cases.py to new vector reg form
https://bugs.libre-soc.org/show_bug.cgi?id=884

convert ALU svp64_cases.py to new vector reg form
https://bugs.libre-soc.org/show_bug.cgi?id=884

converted test_caller_svstate.py to new reg format
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0