swap iospecfn and depth arguments in FIFOControl

add test23, connect FIFO-with-RecordObj to adder

process nxt.o_data in connect_out, not prev data

use SimpleHandshake in RecordObject test

remove eq function from RecordObject test

add RecordObject-based 2-op add test

reorganise FIFOtest, call it FIFOControl

pass in flatten/processing function into _connect_in/out

add commented-out code back in

do flatten on output data

try bi-directional flatten

no need to use self.__dict__

reorg of FIFOtest to allow for flattening of incoming data

move RecordObject to singlepipe.py for now

add experimental RecordObject with __setattr__ override

add flatten function

whitespace

code-shuffle to allow accumulation of results from eq in visit-generic way

turn visitor into a class

begin morphing eq function into a visitor

add FIFO chain-test

quick FIFOtest works!

spelling correction

add experiment to see if using a SyncFIFO as a buffered pipeline stage works

add the truth tables for SimpleHandshake and UnbufferedPipeline

part of investigation into http://bugs.libre-riscv.org/show_bug.cgi?id=57#c6

update comment

rewrite BufferedHandshake logic conditions based on karnaugh map analysis

logic shuffle on BufferedHandshake

use SimpleHandshake instead of UnbufferedPipeline

output simulation to correctly-named file

move stage test of setup function to ControlBase

add more unit tests of PassThroughHandshake

remove unneeded imports

remove unneeded imports

make r_data of ospec type in UnbufferedPipe, and
process before putting into r_data

clarify ascii-art

whitespace cleanup

whitespace cleanup

big cleanup on self.m = m = xxxx

remove __init__ from all of the types of ControlBase-derived classes

all of the constructors were identical: therefore merge to ControlBase.__init__

add PassThroughHandshake class and unit test

small code-shuffle on eq()

simplify StageChain.specallocate_setup

split out allocate and specallocate from StageChain setup, simpler to read

rename BufferedPipeline to BufferedHandshake

forgot to rename i_valid_logic() to i_valid_test in multipipe

remove outdated comments

rename BufferedPipeline2 to SimpleHandshake

simplify UnbufferedPipeline2

use Mux in UnbufferedPipeline2

store indicator in r_busy when data is valid

test trigger=1 in test 13

pass i_ready in to d_valid dynamic stage function

still transmit data if ready

remove buffermode

add comment

new non-buffer sync pipe class

add sync handshake logic

use correct results analysis function for test 16

add separate buffermode=false single pipe test

disable buffermode in test 12

make data regular for test in bug #59

try different buffermode in test 14

save to correct files, unit test 15

re-enabled send delays

add new buffermode=False unit test, reorg a bit

moo? added an option to stop buffer register from being used in BufferedPipeline

pass in argument into delay class

put n_i_ready into temporary

trying to track down annoying data ready / chain bug

add link to bug #57

add comments to help experimentation

rename stall test to ready

record that test 999 is a bug

add 2nd unbuffered pipeline class

add twin buf-unbuf pipe chain

add unbuffered delay-pipe unit test

rename p_o_ready to d_ready

d_valid need not be created if stage_ctl is set

use simpler logic for s_o_ready and d_valid

i_valid simply needs override to include "data valid"

remove n stage_ctl

replace n_o_valid with d_valid

add experiment override of i_ready test

tidy up i_valid_logic

hooray, p_o_ready works

tracking down sync failure when stage not dynamically ready

try single pipe for now, not chain

experimenting: something odd with dynamic ready/valid override

call ControlBase elaborate from UnbufferedPipeline

beginnings of dynamic ready/valid stage ctl

move o_valid and o_ready (underscore them) and replace with properties

o_ready now redirects to self._o_ready if stage_ctl is False
likewise o_valid in NextControl redirects to self._o_valid

add example stage data signalling properties

Merge branch 'master' of ssh://libre-riscv.org:922/ieee754fpu

Fixed the error when runing unit test

add stage_ctl argument to PrevControl / NextControl on pipeline

Fixed indentation issiues with fmul.py

add example ready for adding delay (data_ready) to pipeline API

add debug output

add create2 functions, for use later