power_insn: support verbosity levels

power_insn: indent refactoring

add seek/tell on load in pysvp64dis so that generator can be reused

add "short" argument (TODO pick better name) to pysvp64dis

add pysvp64dis tester

extend short down into rest of disassembly

add "short" form of instruction - not output hex-encoding

"D" of fishmv RT,D has to be done as a custom field

Revert "fields.text: this fish ain't moving"

This reverts commit c86e1ad76c423dd4cf6a8b79a2c2720a1ef963a5.

fields.text: this fish ain't moving

minor_22: make svshape2 really shaped

minor_31: fix setb form

minor_30: fix rldicl form

add default arg byteorder=LITTLE to pysvp64dis

added missing RA RB RT to TLI-Form fields.txt

major: fix andi./andis. form

minor_30: fix rldcl/rldcr forms

whitespace

pysvp64asm: fix missing arguments

rename svshape and svoffset fields
* yx to SVyx
* offs to SVo
also correct the pseudocode!

svshape2: rename fields

power_insn: dump operand type (scalar/vector)

add fcpsgn parallel reduction test
https://bugs.libre-soc.org/show_bug.cgi?id=864

whoops forgot to strip "NN/NN=insn" in power_svp64.py

add 2nd parallel prefix test, this time subtract (non-commutative)

power_insn: fix immediate operands

power_insn: refactor operands disassembly

power_fields: deprecate arrays

power_insn: support EXTRA2/EXTRA3 GPR/FPR

power_fields: allow getting individual field bits

power_insn: use tuple for bit ranges in fields

pysvp64asm: create database once

power_insn: fix naming conventions

power_insn: stricter reg type check

add first functional confirmed unit test for parallel reduce REMAP
https://bugs.libre-soc.org/show_bug.cgi?id=864
using remap_preduce_yield directly, confirmed operational through ISACaller
added through decoder/isa/svshape.py which is responsible
in SVSHAPE.getiterator() for returning the appropriate yield-iterator

REMAP parallel-reduce:
https://bugs.libre-soc.org/show_bug.cgi?id=864
* add 0b0111 csv entry for svshape
* stop sv/trans/svp64.py raising exception for SVrm=0b0111
* add beginnings of svshape SVrm=0b0111 to simplev.mdwn
* add first unit test

add fixedsync.py to .gitignore

fix incorrect comment

add all fptrans ops to CSVs

add unofficial and comment2 fields to minor_63.csv

power_insn: rename value argument to insn in operands

power_insn: support branch stub

power_insn: clean extra disassembly

power_enum: tune SVPtype representation

power_enum: tune SVEtype representation

power_insn: disassemble extra index

power_enum: tune SVExtra representation

power_insn: support extra_reg routine

power_insn: move extras to SVP64Record

removing two unused fields (E) which somehow
made it into the 1.6.2 section

add dummy fixedsync.mdwn pseudocode for lwarx/stbcx. LR/SC operations

sort out demo of remap_preduce_yield.py
originally based on wiki preduce.py, split into two separate SVSHAPEs
one for left operand the other for right

add first version of parallel reduction yield

add a new log option to pysvp64dis and make it a command-line
console script using setup.py entry_points

use log function for warnings about .mdwn files in pagereader.py

move reading of os.environ out of a global which prohibits
setting of os.environ at runtime

remove parallel-reduction mode from decoder and sv/trans/svp64.py
parallel reduction has to be done through REMAP due to two critical factors:
1) the amount of gates in joining REMAP with PREDUCE as a "Mode"
2) the differing Vector Length (similar to Matrix) from the number of
   operations needed to be performed
the complexity arising is too great which means it has to be done as REMAP

rename remap_debug to remap_set_steps

please do not use format-specifiers

remove yet more f"" specifiers

removing use of format. please do not use format

rename "PARALLEL" enums to "PTREDUCE" - parallel tree reduce

add detection of Parallel-Reduction Mode into SVP64RMModeDecode

add parallel-reduction (subvl=0) in sv/trans/svp64.py

power_insn: support mode description

power_insn: decouple mode function

power_insn: pass database instance everywhere

power_insn: refactor operation order

whoops forgot to write maxvl in PowerDecoder2

power_insn: drop argument in PPCDatabase

power_table: replace prints with logging

power_table: simplify the code

power_insn: inherit PPCMultiRecord from frozenset

power_insn: try exact name matching first

brainmelt moment, added a comma into a comment in a csv file

use maxvl not vl in impicit-RS

power_insn: remove the whitespaces properly

comments for 3-in 2-out ops

whitespace cleanup

comments on ffmadds fft 3-in 2-out

assert prints out XO

more comments

power_insn: refactor immediate operands

power_insn: inherit Operands from tuple

code-cleanup (comments) and rename "i" to "XO"

power_insn: support immediate operands

power_insn: make operand classes public

Revert "target_addr in b and bc pseudo-code has no corresponding"

This reverts commit 7656b425de39cb28e6c52b9ee32c0f12517bae69.

Revert "svbranch.mdwn: replace target_addr with BD"

This reverts commit 617e5af215856d2b80f3c0d7c92d97e4a4e0b2fc.

power_insn: switch back to target_addr

reallocate opcodes for ffadds (converted to X-FORM) and fdmadds to make space for fptrans

clear up assert, clean up table columns

fix power_table.py to use multi-entries

power_insn: support SVP64 verbose mode

power_insn: refactor verbose output

power_insn: support verbose binary

power_insn: support PPC multi-records

power_insn: update disassembly target_addr

pysvp64dis: support verbose mode

power_insn: support verbose disassembly mode

power_insn: implement mode decoding