convert to use PrevControl and NextControl instead of Trigger class

Trigger contained stb/ack where it is ok to call them ready/valid prev/next

add prev/next ports and elaborate

add test_fsm_experiment.py - works great!

comment out print debug statements

improve ControlBase.ports enumeration of its o_data and i_data

investigating Record flattening

generate il file before running simulation, test 7

use elaborate not get_fragment

rename flatten to cat

use iterator for 2-arg Visitor as well as single-arg

replace flatten with iterator

looking for replacements of the hard-coded control blocks

add in_multi and stage_ctl args to FIFOControl

clarify pipe mode comments

rename count to level to match SyncFIFO API

fix bug in setting up count

give convenience names to Queue (FIFOInterface) signals

try using Queue instead of SyncFIFO

tidyup on Queue class

reduce queue size down to 1

transform to meet nmigen FIFOInterface API

add initial ChiselQueue.py

add post-processing optional capability

add c version from original paper

add buffered and fwft modes to FIFOControl

Create fsqrt.py file and put the verilog code in comments to indicate the basic structure of algorithm

update comments

extend truth tables

add truth table for PassThroughHandshake

add 2-stage FIFO (add1) example

add temporary buf_full to UnbufferedPipeline

add comments to FIFOControl

rename some test functions, make better suitable for nosetests

add Test 24, add built-in process function into FIFOControl

move PassThroughStage out of FIFOControl

swap iospecfn and depth arguments in FIFOControl

add test23, connect FIFO-with-RecordObj to adder

process nxt.o_data in connect_out, not prev data

use SimpleHandshake in RecordObject test

remove eq function from RecordObject test

add RecordObject-based 2-op add test

reorganise FIFOtest, call it FIFOControl

pass in flatten/processing function into _connect_in/out

add commented-out code back in

do flatten on output data

try bi-directional flatten

no need to use self.__dict__

reorg of FIFOtest to allow for flattening of incoming data

move RecordObject to singlepipe.py for now

add experimental RecordObject with __setattr__ override

add flatten function

whitespace

code-shuffle to allow accumulation of results from eq in visit-generic way

turn visitor into a class

begin morphing eq function into a visitor

add FIFO chain-test

quick FIFOtest works!

spelling correction

add experiment to see if using a SyncFIFO as a buffered pipeline stage works

add the truth tables for SimpleHandshake and UnbufferedPipeline

part of investigation into http://bugs.libre-riscv.org/show_bug.cgi?id=57#c6

update comment

rewrite BufferedHandshake logic conditions based on karnaugh map analysis

logic shuffle on BufferedHandshake

use SimpleHandshake instead of UnbufferedPipeline

output simulation to correctly-named file

move stage test of setup function to ControlBase

add more unit tests of PassThroughHandshake

remove unneeded imports

remove unneeded imports

make r_data of ospec type in UnbufferedPipe, and
process before putting into r_data

clarify ascii-art

whitespace cleanup

whitespace cleanup

big cleanup on self.m = m = xxxx

remove __init__ from all of the types of ControlBase-derived classes

all of the constructors were identical: therefore merge to ControlBase.__init__

add PassThroughHandshake class and unit test

small code-shuffle on eq()

simplify StageChain.specallocate_setup

split out allocate and specallocate from StageChain setup, simpler to read

rename BufferedPipeline to BufferedHandshake

forgot to rename i_valid_logic() to i_valid_test in multipipe

remove outdated comments

rename BufferedPipeline2 to SimpleHandshake

simplify UnbufferedPipeline2

use Mux in UnbufferedPipeline2

store indicator in r_busy when data is valid

test trigger=1 in test 13

pass i_ready in to d_valid dynamic stage function

still transmit data if ready

remove buffermode

add comment

new non-buffer sync pipe class

add sync handshake logic

use correct results analysis function for test 16

add separate buffermode=false single pipe test

disable buffermode in test 12

make data regular for test in bug #59

try different buffermode in test 14

save to correct files, unit test 15

re-enabled send delays