fix nan and 1-rounded case in fcvt

pass through exponent extra bits so that normalisation works on 32-to-16 cvt

fix overwrite issue in FPBase create

sorting out fcvt

add extra regression for fpmul

fix fcvt to work with new InputTest and pspec

whoops no e_start-1 in fpnum decode

example of how to use opkls to create something more than op=Signal()

allow pspec to specify the class of FPPipeContext.op

big (single-purpose) update: move width arg into pspec

indent

more comments....

move Base eqs to separate mixin class

reorg and add in more TODO pointers for DivPipe*Stage blocks to be added

add inheritor classes to create DivPipe*Data

add rest of DivPipeCore

add in more comments

add FPPipeContext/FPNumBaseRecord import

all modules need to carry an output bypass plus a context (muxid, optional "op")

remove of from div0

add comments on where DivPipeCoreSetupStage would be used

identify points where DivPipeCore*Data is needed

fix up setup and process functions

link in to setup/process

add DivPipeCoreSetupStage

split out InputTest random capability

debugging fcvt

add some regression tests (commented out)

dont pack into v, get actual s/e/m

begin debug of fcvt

add fcvt first version

implemented FixedUDivRemSqrtRSqrt

hopefully fix test errors when using nosetests3

implement FixedRSqrt

fix comments

implemented FixedSqrt

workaround bug in use of ArrayProxy iteration / assignment

add comment

replace FPBaseData with FPPipeContext class name

big convert g/s/r mid --> muxid

convert fpdiv to pspec

use new FPBaseData as a "spec" (context), initialised with a dict (pspec)

add operand down pipeline chain

found 64-bit MUL bug too

implement fixed_rsqrt

implement fixed_sqrt

added tests for rest of Fixed

add more tests

update comment

add comments

comments

add diagram explaining chain / pipe relationships

update comments

non-begin, non-end mode involves FPDivStage0Data

put in place infrastructure for dropping in INT div unit

number of combinatorial stages specified as an argument to FPDivStages
start mode does initial conversion from pre-normalised format
not-start and not-end mode inputs Q/Rem data and outputs Q/Rem data
end mode converts Q/Rem data to format needed for post-normalisation

fix names

add Fract class

integer division algorithm works

add comments

add comments on parameters

add comments on parameters

add comments on parameters

quick debug session on FP div stub pipeline

put in TODO divstages list

whoops missed a cookie-cut rename

add div1 and div2 cookie-cut with TODO messages

add cookie-cut div0.py pipeline stage class

add comment, link to bugreport

add cookie-cut FPDIV

add cookie-cut test_fpdiv_pipe.py

add cookie-cut fpdiv pipeline.py

remove unneeded imports

add fpdiv specialcases

move comment

got fpdiv FSM operational

bug, 0xe225 0x8181 0x249f returns 0x249e

fpmul specialcase, nan x nan returns 0 nan

get fp mul pipe working using new FPNumBaseRecord

make overflow roundz a property (Overflow no longer a module)

fix up FPNumBase by creating a Record class (not derived from Elaboratable)
that is passed in where it is needed

reduce max count from 1000 to 10

add in missing modules

switch off specallocate in fpadd statemachine

add elaboratables

create FPNumBaseRecord

whitespace

elaboratable cases

temporarily disabled sfpy dependency for now

use PYTHON3 ?= "python3" instead of hard-coded python3 cmd

allow SRLatch to be multibit

use boolean version of SRLatch, suitable for multi-bit now

make qlq output q | q_int

put internal state out as part of latch api

add comments on convenience names

add helper routine for creating latched registers

add a jk latch (as a comment), TODO

Fix exponent offsets

Removed the errors made in previous commit

correct name on RecordObject

Updated Inf and NaN parts  of normalise function