Remove unneeded and gate in gt_combiner

The and gate that forces the lanes that are not the MSB in a partiton
to 0 is no longer needed because reorder_bits ignores those bits.

fix syntax errors for test_partsig

grr correct syntax for assert

Fix != implementation in partsig.py

Modify test_partsig to handle the new changes to reorder_bits, add new testcases

Removes != test because it's not actually working yet

modify reorder_bits to copy the MSB of the partition to each bit

Previously, it would move the MSB to the LSB, and set the rest of the
bits to 0.

add unit test for part_mux

whoops syntax error

add first version of part_mux

use assert not raise ValueError

ripple of LSB from compare-operations, successful

add first (untested) version of ripple-LSB

add extra operators to be implemented to partsig

add stub operators to partsig to help make it clear what is needed

TODO on NE partsig op

make common function for testing comparators

restructure partsig, use common function for PartitionedEqGtGe

fix partsig gt test, add ge test

add __ge__ partsig operator

add gt part_sig operator

Fix test_partsig's invalid result for the equals test

Add 0 assertions to the proof for eq_gt_ge

Fix order of results from PartitionedEqGtGe

move unused partitioned comparison modules to experiments/

move gt_combiner out of experiments/

add extra tests, find out whats going on with eq_gt_ge

quick test shows eq_gt_ge.py returning output in reverse order

debug string for part-eq is an eq not +

use PartitionedEqGtGe for eq function in partitioned signal

add constants for opcode, EQ/GT/GE, probably better way to do this

whitespace

80 char limit

whitespace

more whitespace

whitespace

Add module to handle partitioned eq, gt, and ge comparisons

Reverse order of gt combiner so it works MSB first

Add a signal to disable the gt inputs to gt_combiner

Add proof for equals module

use EQCombiner in PartitionedEq experiment

start partitioned mux class

add experiments __init__.py

remove comments, sort out string name, add __init__.pys

bit of whitespace

using format is a bit long for 1 argument, just use %d

Modify gt experiment to handle eq as well

Add proof for using the greater than combiner to do equals as well

It works for the active outputs, however some of the active outputs
get set to 1 instead of 0

Add tree-based greater than experiment

Move experiments with partition methods to a separate folder

Add tree based partitioned equals module

Rename partition_combiner to eq_combiner

Add an alternative partitioned equals combiner module

add first untested ge.py for partitioned signnal

Handle -0 and +0 equals and <

Add test case for NaN and -0 handling to fpmax

Replace If and Switch statements with muxes in fpcmp.py

Add formal proof for FLT and FLE for FPCMP

Add FLT and FLE functionality to FPCMP

Handle NaNs for FPCMP

Add feq functionality to fpcmp

Begin adding formal proof for fpcmp

Begin adding FPCMP module (FEQ, FLT, FLE)

Fix nmigen "domain" error when trying to run unit tests

When I try to run any unit test with nmigen c42c3a0, I get the
following error:

Traceback (most recent call last):
  File "/usr/lib/python3.8/runpy.py", line 193, in _run_module_as_main
    return _run_code(code, main_globals, None,
  File "/usr/lib/python3.8/runpy.py", line 86, in _run_code
    exec(code, run_globals)
  File "/home/mnolan/git/ieee754fpu/src/ieee754/fpmul/test/test_fpmul_pipe.py", line 24, in <module>
    test_pipe_fp16()
  File "/home/mnolan/git/ieee754fpu/src/ieee754/fpmul/test/test_fpmul_pipe.py", line 12, in test_pipe_fp16
    runfp(dut, 16, "test_fpmul_pipe_fp16", Float16, mul, n_vals=50)
  File "/home/mnolan/git/ieee754fpu/src/ieee754/fpcommon/test/fpmux.py", line 316, in runfp
    run_simulation(dut, fns, vcd_name="%s.vcd" % name)
  File "/home/mnolan/git/nmigen/nmigen/compat/sim/__init__.py", line 22, in run_simulation
    fragment.domains += ClockDomain("sync")
AttributeError: 'FPMULMuxInOut' object has no attribute 'domains'

This seems to fix this error by giving the functions in the testbench
a default clock domain, rather than leaving it up to nmigen to figure
out.

tidyup

tidy up comments

working partitioned eqs function

whoops overwrote input variable

add comments

experimental eq (non-optimal)

add "as_sig" function to PartitionPoints to get the mask as a straight sequence

Use nmigen's built in formal runner instead of mine

Fix handling of the .sby file directory when running in the current dir

Use anyconst for the inputs of the dut in FMax formal proof

line-up, whitespace

read proof file from any location

remove usage of m.If() in fpmax and replace with Mux

Flesh out the formal proof for fmax

Update gitignore in formal directories to ignore proof folders

Add rudimentary proof to fpmax

Add fpmin handling to fpmax module

Add FPMAX module

allow fsgnj proof to be run from any location

FSGNJ: expandd formal proof to 16 and 64 bits

FSGNJ: Convert proof to use FPNumDecode

This uses FPNumDecode in the formal proof of the FSGNJPipeMod to
ensure that the bit indexing method is correct by going about the
proof in a different way

Add formal proof for FSGNJPipeMod module

remove unneeded comment

FSGNJ: Fix typo in abs

FSGNJ: Remove usage of FPNumDecode

FPNumDecode was introducing extra logic to subtract the floating point bias
then immediately re-add it when decoding/encoding operand a. This is
unneeded since this module doesn't modify the exponent or mantissa

add comments, remove one of the Muxes

reduce linelength <80chars

Add more/better comments to fsignj.py

FSGNJ: Replace use of Switch() with explicit muxes

From http://bugs.libre-riscv.org/show_bug.cgi?id=120

"If(), Switch() and friends are fine for modules that are strictly
scalar, but will not work if the module is converted to SIMD."

FSGNJ: Use Floating point decode module instead of raw bits

Move patches in README to separate files

This is to facilitate writing better instructions on how to build sfpy
on the wiki

add (untested) partitioned xor/or/and operators
these all work regardless of partitioning

add copyright notices

reverse indices

Expand FSGNJ module to 16 and 64 bit floats

This modifies fsignj.py to be compliant with other Float widths
besides 32 bit. It also modifies the unit tests to include tests for
16 and 64 bit floats

Pep8 cleanup of FSGNJ module

FSGNJ working now in all three modes

This adds the functionality of the FSIGNJ RISCV instruction, namely:

When the opcode is 0x00 - it combines the sign bit of operand B with
the rest of the value in operand A
When the opcode is 0x01 - it combines the inverted sign bit of operand
B with the rest of the value in operand A
When the opcode is 0x02 - it combines the sign bit composed of the
exclusive OR of the sign bits of A and B with the rest of the value in
operand A

This also modifies the unit test for the module to test each of these
behaviors for 32 bit floats