add dummy fixedsync.mdwn pseudocode for lwarx/stbcx. LR/SC operations

sort out demo of remap_preduce_yield.py
originally based on wiki preduce.py, split into two separate SVSHAPEs
one for left operand the other for right

add first version of parallel reduction yield

add a new log option to pysvp64dis and make it a command-line
console script using setup.py entry_points

use log function for warnings about .mdwn files in pagereader.py

move reading of os.environ out of a global which prohibits
setting of os.environ at runtime

remove parallel-reduction mode from decoder and sv/trans/svp64.py
parallel reduction has to be done through REMAP due to two critical factors:
1) the amount of gates in joining REMAP with PREDUCE as a "Mode"
2) the differing Vector Length (similar to Matrix) from the number of
   operations needed to be performed
the complexity arising is too great which means it has to be done as REMAP

rename remap_debug to remap_set_steps

please do not use format-specifiers

remove yet more f"" specifiers

removing use of format. please do not use format

rename "PARALLEL" enums to "PTREDUCE" - parallel tree reduce

add detection of Parallel-Reduction Mode into SVP64RMModeDecode

add parallel-reduction (subvl=0) in sv/trans/svp64.py

power_insn: support mode description

power_insn: decouple mode function

power_insn: pass database instance everywhere

power_insn: refactor operation order

whoops forgot to write maxvl in PowerDecoder2

power_insn: drop argument in PPCDatabase

power_table: replace prints with logging

power_table: simplify the code

power_insn: inherit PPCMultiRecord from frozenset

power_insn: try exact name matching first

brainmelt moment, added a comma into a comment in a csv file

use maxvl not vl in impicit-RS

power_insn: remove the whitespaces properly

comments for 3-in 2-out ops

whitespace cleanup

comments on ffmadds fft 3-in 2-out

assert prints out XO

more comments

power_insn: refactor immediate operands

power_insn: inherit Operands from tuple

code-cleanup (comments) and rename "i" to "XO"

power_insn: support immediate operands

power_insn: make operand classes public

Revert "target_addr in b and bc pseudo-code has no corresponding"

This reverts commit 7656b425de39cb28e6c52b9ee32c0f12517bae69.

Revert "svbranch.mdwn: replace target_addr with BD"

This reverts commit 617e5af215856d2b80f3c0d7c92d97e4a4e0b2fc.

power_insn: switch back to target_addr

reallocate opcodes for ffadds (converted to X-FORM) and fdmadds to make space for fptrans

clear up assert, clean up table columns

fix power_table.py to use multi-entries

power_insn: support SVP64 verbose mode

power_insn: refactor verbose output

power_insn: support verbose binary

power_insn: support PPC multi-records

power_insn: update disassembly target_addr

pysvp64dis: support verbose mode

power_insn: support verbose disassembly mode

power_insn: implement mode decoding

power_insn: support Rc detection

power_insn: drop pack/unpack bit

power_insn: rename normal field to simple

power_insn: decouple IMM/IDX LD/ST modes

power_insn: support operands check

power_insn: canonicalize Rc field name

power_insn: support mode selector

power_insn: support normal mode

power_insn: support LD/ST indexed mode

power_insn: simplify fields

power_insn: decrease LDSTMode class nesting

power_insn: support LD/ST immediate mode

power_insn: make RM class public

power_insn: remap RM immediately

power_fields: allow slicing mappings

power_fields: allow slicing fields

power_fields: create arrays from Array class

sv_binutils: shorten and simplify the output

create list of opcodes by dict entry

correct table header

use opcode directly

divpoint 2 to match v3.1

create correct divpoint to make match against v3.0 Appendix C

complete markdown table

correct table-matching

enumeration almost there

MSB0-order, xomask 31-start

add power_table.py start of creating markdown Appendix D tables

add svshape2 offset test demonstrating RA being offset by one

Revert "add inv option to svshape2 (only 1 bit)"

This reverts commit 77a4f7104968859385e0b8117ea74041cbe6e436.

the reason is that the inclusion of an inv bit can only be
done by reducing the range of "offset", from 0-15 to 0-7.

as this is the *only way* to get at elements on EXTRA2-encoding
it is considered "unwise"

add inv option to svshape2 (only 1 bit)
https://bugs.libre-soc.org/show_bug.cgi?id=911

there is precious space: an sv.svshape2 can add more bits later

update sv_analysis to create separate SVMode.LDST_IDX from SVMode.LDST_IMM
to help distinguish the two SVP64.RM LD/ST types

fix test_caller_svshape2.py

format code

add test_caller_svshape2.py and make corrections to csv and fields.txt
yx needed to be SVM2-form and was in a different bitposition
offs needed to be 6:9 not 6:10
XO was off-by-one in minor_22.csv

add first svshape2 pseudocode, based on svindex
it is near-identical but is actually back to svshape in terms of
the SHAPE bits set. bits 18-20 of SVSHAPEn are set in "Matrix" mode
not "Indexed" mode though.

add svshape2 to ISACaller
first recognising the persistence mode bit, second as not an illegal op

add svshape2 to sv/trans/svp64.py
https://bugs.libre-soc.org/show_bug.cgi?id=911

add svshape2 to list of instructions in power_enums.py

whoops bit 25 is sk not vf in svshape2. matches with svindex

disallow reserved SVrm values in svshape, svp64.py

add svshape2 (stub pseudocode) fields, Form, and CSV file minor_22.csv
https://bugs.libre-soc.org/show_bug.cgi?id=911

also added missing SVI-Form (svindex) SVd and rmm which are exactly
the same.  svshape2 is weird, it is a hybrid of svindex and svshapes

add explicit 13 patterns for svshape which make a hole for svshape2
svshape2 will take up 2 out of the 16 4-bit patterns so svshape has
to explicitly list them. this takes advantage of the new feature
added by ghostmansd: opcode merging, commit d5ec553e768

shuffle down numbering after SVM to make room for SVM2
power_enums.py Form needs to make space for SVM2
(and svshape is no longer temporary)

add fix of out_sel in power_decoder.py formal proof
but there are others.  basically the list of enums needs to be
automatically listed and put into the matches

fix RCOE.RC_ONLY in formal test_decoder2.py

power_insn: drop custom Record representation

power_insn: support opcode merging

power_insn: support AA matching