store zero-extended a and b in temp signals

store tests in temp signals

experimenting with chaining Overflow module

use output from align as input to add0

remove commented-out code

use GetOpMod for b

create and use GetOp module

move fpnum_b to class FPGetB

narrowing down rounding error to use of Norm1 module

separate denormalisation module and use it

use denorm exponent signal

sorting out unit tests, comply with IEEE754 on RISCV

recompiled sfpy, testing FP16 again

add Makefile patches to README

whoops, overflow not right, reverting

add failed test

assign tests to signals

create single and multi shift cycle, single doesnt work, multi does

more chains between inputs and outputs

move of = Overflow() out of FPADD, use chain

remove tot from FPADD, use chain

connect add0 to add1

create add1 stage module and use it

try some more chaining of inputs to outputs

pass output from normalise_2 to input of roundz

create add0 stage module and use it

name modules correctly

whoops norm2 using norm1 mod

create normalise_2 module and use it

put exponent > 126 logic in FPNumBase, use it in norm module

split out first stage normalisation to module and use it

reduce random case test numbers as well

reduce number of unit test runs to get quicker more comprehensive coverage

split special cases into separate module and use it

create and use FPPack module

create and use corrections submodule

rounding done in module

get roundz state to put answer in explicit output, sync it to z afterwards

clean up unit_test_single get_case based on how dual_add works

clear STB immediately after setting, stops add1 repeating computation

moving internal strobe test forward is ok

invert stb/ack between add1 and add2

experimenting with dual add

trying different testing for 2nd round

use function to get chain of v/ack/stb

yippee got dual add chained together

whoops revert decode inside module FPNumIn, causing problems

add dual unit test

move unit test order

remove unneeded class declaration

add a dual-chained add experiment

store logic-test conditions in intermediates

isolate inputs and outputs in FPGetA class

FPADD need no longer be derived from FPBase

remove explicit code-adding of states, use for-loop instead

move putz to separate class

move pack to separate class

move corrections to separate class

move rounding to separate class

move normalisation stages to separate classes

move add1 stage to separate class

add comment

split out add0 stage into separate class

move align to separate class

create separate denormalisation class

move special cases to separate state class

move get_a and get_b to their own classes

Remove coments with verilog code

split denormalisation to separate state

latch into FPNumIn within module

create separate modules for fpnum in and out

make module out of overflow class

create module for FPNum

reset allowed on FPop, not on FPNum

store roundz test in comb variable

store testing of nan/inf/zero in comb Signals

move setting of stb into else block

reset_less on signals that do not need it

reorganise unit test single to do much more comprehensive test cases.

specific edge cases on the exponent are covered, with random mantissas:
-126, -127, 127, 128

take out FP16 non-canonical NaN weirdness for now

add corner-cases +/-0 + NaN

add FP16 add unit test

INF + -INF bug

whoops FP16 mantissa off-by-one

remove hard-coded width

add FP16 format

add shift up multi function

add extra regression tests (a + -a) for add

comment for a + -a special case add

add 64 bit mul unit test

whoops, off-by-one in use of mw, in multiply_1 stage

whoops, messing up on m_width *sigh*

use double run_corner_cases function in add unit test

add corner case unit test function

doh! use z mantissa width to specify product width.
also take out hard-coded numbers, ready for 64 bit

use common run_corner_cases function

use common run_corner_cases function

add mul unit test

special cases, sign of zero and inf matters: a.s ^ b.s

missed indentation of if statements in special cases