add extra random div unit test cases

add another random div test

comment divisor stages

rename (shorten) divisor variable names (and comment them)

add extra arbitrary div unit test

correct comments

first initial success with div algorithm

Fixed typo in get_b state

Did get_b state in nmigen

Did get_a state in nmigen

remove some test cases from div

add div experiment

Made a file and started to do porting from verilog to nmigen

op_normalise does not need overflow class arg

split out base classes into separate fpbase module

add op_normalise function

pad with zeros if needed in decode

separate common functions into FPBase class

move denormalisation to function

add comment on special operations

whitespace cleanup and more comments

get rid of unpack phase by making it part of the get_op

comment functions

rename round function to roundz (round is a keyword)

create put_z function

create pack function

create pack function

move round to function

move normalise_2 to function

use normalize_1 function

move round, guard and sticky to separate clas

add normalise_1 function

use get_op for get_b state too

create get_op function

move value, ack and stb to separate convenience class

use slice magic constants

re-enable commented-out tests

update README

remove unneeded import

whitespace

no real point adding reset for internal pipeline variables

add pipeline class and example

more arbitrary unit tests

use constant P128 instead of 128

add extra unit tests (infinity / NaN)

add extra unit tests

add extra unit tests

corrections to shift_down and is_overflow, test "1.0 + 2.0 == 3.0" works

lots and lots of debugging corrections...

improve assertion output for unit test

add simulation test code

corrections from running simulation

add verilog conversion (commented out)

corrections

remove verilog

corrections, out_z_* and friends are members of class

add in a "corrections" stage, small rework, split pack stage

Translate put_z verilog case into nmigen

add and use is_overflowed function

cleanup

document guard/round/sticky and tot

Translate case from verilog to nmigen

add code comments

add set-to-zero function

fix bug in nan/inf, exp-bias needed subtracting

add FPNum comment

add comments for aleksander

add comments for aleksander

use negative slice (now works)

remove a_s/b_s/z_s

move align down-shift to separate function

move +127 for exponent bias into FPNum.create

remove unneeded code

comments

add zero, nan and inf checks

create and use decode function

move create, inf and nan to FPNum class

create FPNum class

add rounding stage

add comments

add normalise_1 stage

add NaN and INF functions

Merge branch 'master' of ssh://libre-riscv.org:922/ieee754fpu

Turned the normalise_2 verilog state into nmigen

use function "create_z" which... well... creates a result from (s,e,m)

add in comments on add 2nd stage

off-by-one in slices

Merge branch 'master' of ssh://libre-riscv.org:922/ieee754fpu

Turned the add_1 verilog state into nmigen

corrections on compile

add align phase

whoops accidentally indented too far

add code comments

reformat / indent add_0 stage

Turned the add_0 verilog state into nmigen

add zero and denormalised checks

add special case, b when a is zero

add b inf special case

cleanup and comments

add inf special case