pysvp64asm: support shadd/shadduw instructions

pysvp64asm: introduce more flexible Z23 wrapper

test_pysvp64dis: test shadd/shadduw instructions

bitmanip.mdwn: support shadd/shadduw instructions

minor_4.csv: support shadd/shadduw instructions

add maxs. combined with cmp capability
https://bugs.libre-soc.org/show_bug.cgi?id=915

use svshape2 instead of svindex for the 4th shape
(cycling through modulo4 shifts) as there is no
change of order, svindex wastes a regfile lookup
chacha20

add extra pysvp64dis tests for divmod2du and maddedu

argh, extremely annoying: 4-operand dsld/dsrd is not possible to
have EXTRA3, therefore it fails as a bigint operation. reverting

remove redundant case_dsrd3

bigint shuffle
* divmod2du moves to XO=58 (from XO=52)
* dsld/dsrd become Rc=1 and move to XO=52-55 in VA2-Form
* dsld/dsrd pseudocode no longer is overwrite with "sm" mode
* Z23 "sm" removed from fields.txt

fix get_masked_reg and add test

format code removing unused imports

code-comments

add 2nd outer loop, CTR 2 rounds, in chacha20 test

move chacha20 to separate test, set/get masked regs to ISACaller

move HASK, ROTL32, ROTL64, MASK32, into helper class

use XLEN/2 for ROTL32 in fixedshift.mdwn

comments

add first chacha20 round test

sv_binutils_fptrans: fix registers generation

av.mdwn: fix missing bmask operand

TODO, sort out remap indices order

add test for scalar sv.maddedu

add missing files to .gitignore

av.mdwn: fix Rc-augmented cprop instruction

debug print correction

sigh, have to use yield from on get_out_map()

rewrite get_idx_out2 in ISACaller to split out
RS/out2 relationship

rewrite get_idx_out in ISACaller to split out
RT/out relationship

add unit test showing two svindex calls, found bugs,
needs resolving in ISACaller.  REMAP application to RA/B/C/T/S is
not properly routing

code-shuffle, rework get_idx_in() to separate out the in1/2/3 map

whoops missed an update MEM(EA...) in pifixedstore

sv_binutils_fptrans: fix opcodes mode

power_insn: really skip sv. entries for PPC database

sv_binutils_fptrans: generate all permutations

pysvp64asm: fix coding style

power_insn: skip sv. instructions in PPC database

power_insn: fix AA match

power_insn: do not allow default records

add max-with-getting-index-of vertical-first loop example

small update in the max detection code

SVP64RMModeDecode detects Post-Inc LDST-imm mode

correct comments

add in zeroing on test strncpy

remove unneeded svstate from test

add strncpy example - 6 instructions

add sv.stwu/pi example in test_sv_load_store_postinc

add ld/st-immediate "post-inc" mode support. unit test for LD

add /pi to sv/trans/svp64.py and power_insns.py

add new LD-Immediate Post constants

first working version

increase buffer size, fix svp64 address for r5

add sv.divmod2du test, inverse of the sv.madded
using the same values

comments clean-up on bigint big-mul case

whoops ea not ra in pifixedstore.mdwn

add Post-increment version of fixedstore.mdwn

add asciidump option to Mem class

whoops zero-error on masked-out

WIP: add initial AV1 SVP64 porting

move pypowersim_wrapper on its own

add experimental post-increment fixedload pseudocode

add elwidth overrides on Indexed REMAP, 8-bit example. reduces reg usage

add elwidth overrides to get_idx_out2

fix format in debug log

forgot to add offset on GPR() get

add elwidth overrides on destination (write) in ISACaller.
first two unit tests pass (sv.add/ew=8, sv.add/ew=32)

split out base,offset in register decoding for elwidth overrides to work
previously, calculating the register number was fine, it was straight
64-bit reg indexed.  however elwidths are *part-way* through registers
(packed) so need to compute the reg differently

add 8-bit elwidth alu svp64 case

add rfscv to major_19.csv, add test_pysvp64dis.py unit test

drat

add sc and scv support after moving from major.csv to extra.csv
this now involves a laborious brute-force search looking for anything
with an extra.csv path, in order to prioritise the (full) 32-bit
pattern-match over e.g. MAJOR XO=17.
attn should also work (but currently does not, no idea why, possibly
because it should actually be in major.csv?

vector name "RSp" not recognised in sv.stq, added as example

add stq to CSV files and unit test to test_pysvp64dis.py

separate out DQ and DS to separate custom_immediates
D was unhappy about being a custom_field as an immediate.
better: create SignedImmediate class deriving from ImmediateOperand

use new base-class EXTSOperand, derive from ImmediateOperand

convert TargetAddrOperand to base class EXTSOperand
(about to do DQ/DS operand)

add lq and CONST_DQ

restore tests, accidentally disabled

add CY operand to fields.txt, in Z23-Form
(missing from Power ISA v3.0B and v3.1 spec!)

add XER bits to register enums

add addex to csv and sv_analysis db. also needs CryIn.OV enum
added quick test_pysvp64dis.py test too

misnamed instruction, lfiwzx

more work on inssort. add useful reg-dump in ISACaller

nope.  failfirst needs to always save the result, but truncate VL *after*.
https://bugs.libre-soc.org/show_bug.cgi?id=936

fix fail-first to exclude failed element in VLi=0 mode

sort out CROPs fail-first in ISACaller.  needed to take a copy of CR
for when sv.cmp (and other pseudocode) *overwrites* CR and it needs
restoring (when VLI=0).  also needed to identify 3-bit and 5-bit
ffirst mode, and extract bottom 2 bits of BF

make fail-first cope with sv.cmp which uses CR[BF]

add insert sort svp64 test

search for BF in registers to over-ride Vector lookup into CR Register
CR[32+BF...] is used, so it is more complex

starting to add sv.cmp support and failfirst, had to add
SVMode to SVP64RMModeDecode to identify the different RM modes first

add PredicateBaseRM decode to CR Ops Simple mode as well as ff=3-bit

add vli mode to ff=5 CR ops

whoops must only be PredicateBaseRM in CROpFF5RM

add sv.cmp (ffirst-5) decode/encode asm support
* sv/trans/svp64.py needed a totally different ffirst handling
* CROpFF5RM needs to derive from FFPRRc0BaseRM and PredicateWidthBaseRM

slightly different crops failfirst mode bits

add sv.cmp and try fail-first test_pysvp64dist.py

remove complaints about standard Cray-style Vectors for the past 40 years
being able to have VL set to zero dynamically at runtime.
it is not appropriate to have complaints about 40-year-old standard
canonical behaviour of Cray Vectors in source code comments

VL=0 being set dynamically at runtime based on an algorithm input
sets the operations to nop because that is expected behaviour.
to not have VL=0 would be catastrophically inconvenient: it would
require either Illegal-Instruction traps to be raised, or Condition
Codes to be set and followed up with instructions to test and
branch for the dynamic condition when RA was zero, or to pre-test
for RA or CTR pre-being-zero prior to entry into a loop.

Data-Dependent Fail-First would become irrevocably damaged as well
as it is possible for VL to be set to zero at that time (first
test fails)

sv.bc would also be irrevocably damaged as it would no longer
be possible in VLSET mode to have VL become truncated to zero
dynamically based on a Condition Code.

in all it is pretty catastrophic to the entire Cray-Vector paradigm
and would severely damage SimpleV to disallow VL=0 purely for
arbitrary "convenience"

comments for why preinc is called for svstep

comment out selectableint getitem logs