power_insn: fix zz specifiers

power_insn: drop field length method again

power_insn: decouple base ld/st idx RM

power_insn: decouple base ld/st imm RM

power_insn: decouple base normal RM

power_insn: support saturation mode

power_insn: support dz/sz specifiers

add zz mode to sv/trans/svp64.py as a hack

remove sv.setvl/pk/up/pu - these are all gone in favour of using
a hack-job on svstep 0b11nn

add MASK_SRC to power_insn.py (SVmask_src from enums)

add SVmask_src enum, rename fields to EN and NO to make it easier
to detect/read

as a double-check sv_analysis new CSV column "SM" was all set to zero
by now changing it to 1, this diff/commit shows exactly which
files are now classified as MASK_SRC=enabled

add a "SM" column into RM*.csv (and LDSTRM*.csv) identifying if MASK_SRC
is active.  this makes disassembly much easier, no need to check RM type
or count the number of registers

add sv.add/ew=XX test to test_pysvp64dis.py

remove pack/unpack modes from power_insn.py, they no longer exist

selectable_int: drop redundant operators

power_insn: support vec2/vec3/vec4

power_insn: support specifiers

power_fields: fix comparison operators

power_insn: refactor and fix RM mappings

power_fields: fix field slicing

power_insn: fix mapping bits accessors

power_fields: support traversing over instances

power_insn: drop redundant table

power_fields: inherit docstrings upon remap

add vec2/3/4 test_pysvp64dis test

comments on test_9_fptrans

test_power_decoder: mark minor_19.csv as opint

test_pysvp64dis: test fptrans

selectable_int: replace bit_count with bit_length

sv_binutils_fptrans: adopt script for reuse

power_insn: postpone updating per-instruction operands

power_insn: perform faster PPC database lookups

sv_binutils_fptrans: fix disassembly

sv_binutils_fptrans: fptrans binutils generator

power_insn: support instruction bytes conversion

selectable_int: allow setting multiple bit

power_insn: allow accessing instruction bits

add minor_4.csv for maddld/maddhdu/maddhd and to insn_db.csv
also add test_pysvp64dis.py to check it asm/disasms

fix sprset mtspr/mfspr pseudocode with wrong definition of
spr, not existent in the Power v3.0 spec.

https://bugs.libre-soc.org/show_bug.cgi?id=917#c54
works fine, required removal of hack in ISACaller to uppercase spr
to SPR

add svp64 fptrans tests

include *all* fprs/gprs/cr-fields in SimState

fix sv_analysis for fpown and frootn

fix some typos

power_insn: support signed operands

power_insn: support branch RM

power_insn: support CR RM

power_enums: convert SVExtra to RegType

power_insn: refactor RM mapping

sv_binutils: support multiple opcodes; minor fixes

correct assrmbler in test_pysvpy4dis.py

fix X-FORM lines for fptrans -- I forgot Rc

add missing X-FORM lines for fptrans

add comment that fptrans test cases output values are probably not all correct

[skip ci]

add new fptrans unit tests

add fptrans support to isa caller

add fp support to TestRunnerBase

add first pack/unpack to ISACaller

add setter/getter properties to SVP64State, minor code-morph in ISACaller

remove pack/unpack from SVP64RMModeDecode, it is now in SVSTATE

add batch of instructions from
https://bugs.libre-soc.org/show_bug.cgi?id=917#c25

add hack overloaded meaning of destwid to be pack/unpack.
only supposed to be used on sv.setvl

power_insn: refactor RM mapping

sv_binutils: support multiple opcodes; minor fixes

power_insn: call sv_spec_leave unconditionally

power_enums: consider CRIn2Sel

power_insn: fix RCOE check

power_insn: introduce pseudo cr_in2

power_enums: strict selectors conversion

power_insn: fix typo

power_insn: support BRANCH and CR mode stubs

power_insn: refactor register operands

add pseudocode for all fptrans ops

add fptrans helpers, switching existing uses to new helpers

add hphint and pack/unpack into SVSTATE SPR layout

add fptrans ops to src/openpower/sv/trans/svp64.py

add rest of new fptrans ops to CSVs

remove pack/unpack - now part of sv.setvl

add rudimentary sv.setvl unit test to just check that the syntax
is correct.  going beyond RT=0..31 currently fails

add sv.setvl to instructions as a major hack
so that pack/unpack can be implemented
https://bugs.libre-soc.org/show_bug.cgi?id=871

split out setvl from sv.setvl test in test_pysvp64dis.py
setvl. still failing (no idea why)

add extra tests "add." "addo" etc. to test_pysvp64dis.py

demo that "setvl." is not reconstructed with Rc=1 mode

some weird moving of opcodes around, probably because their
XO changed. looks like the actual RM*.csv definitions themselves
remained the same. TODO: sort opcodes (alphabetically will do it)

skip addpcis for now, needs properly qualifying

fix svanalysis failing due to missing comma in addpcis csv entry

add new CRIn2Sel for later, for getting rid of CRInSel.BA_BB

BFT does not exist

add sv.isel 12,2,3,*99 test to test_pysvp64dis.py

add some CR3 pysvp64dis.py tests, sv.crand

power_insn: check exact matches directly in set

power_insn: group opcodes and names

add sv.isel asm-disasm tests to test_pysvp64dis.py

add missing addpcis to power_enums.py and minor_19.csv

convert minor_19 to bitpattern (for adding addpcis)

whoops lsbshf=2 for CR5

whoops missed lsb-shift parameter

add comments into CR5Operand class

add CR5Operand and CR3Operand to power_insns.py

huhn? addpcis converts to .long? huhn?