Revert "set IN1 to NONE for fmvis", in1 is FRS.
https://libre-soc.org/openpower/sv/int_fp_mv/
0-5 6-10 11-15 16-25 26-30 31 Form
Major FRS d1 d0 XO d2 DX-Form

This reverts commit ff67f3220d279512fe2656136dfc3287842a91e3.

use DOUBLE helper function in fmvis

annoying. DX-Form is one exception to the rule of having the
immediate be directly actual fields.  the immediate has to be
"de-constructed" before fitting into its places, d0 d1 and d2

set IN1 to NONE for fmvis

fix form and pseudo-code for fmvis, tests in 64-bit mode

whitespace cleanup

fix fmvis decoder, it's now a 2-operand instruction

Add fmvis instruction + tests, bug #887

svp64.py: fix alignment

svp64.py: update svindex operands

dump output from pypowersim_fp

whoops missing variables in new subfunction after
moving code around in ISACaller

add dsubstep to ISACaller

sort out subvl unit test with expected results

fix loopend conditions for subvectors in ISACaller

rename substep to ssubstep, add dsubstep to SVP64State

add first subvl unit test, subvl comes from
RM not SVSTATE

move D-Immediate rewriting in ISACaller into separate function

move inputs in ISACaller into get_input()

move debug remap to ISACaller.remap_debug()

whitespace and function-return code-morphing in ISACaller

move another function in ISACaller (check_write)

begin function split in ISACaller
https://bugs.libre-soc.org/show_bug.cgi?id=728

remove duplicate code create ISACaller.advance_svstate_steps()
which performs required stepping of src/dst/sub-steps

add SUBVL (substep) support to PowerDecoder2 and to ISACaller.
the actual computation (multiplication) is done inside PowerDecoder2
which will need to understand Pack/Unpack at some point
https://bugs.libre-soc.org/show_bug.cgi?id=871

add substep getter/setter to SVP64State

rename SVSTATE.svstep to SVSTATE.substep to avoid
a name-conflict with the instruction "svstep"

simplify remapyield.py, skip shows the bit to be skipped

got fed up of long list of ifs for manually decoded ".long"s,
replaced with a single search

add jit_test for testing icbi and isync

TODO: integrate into unit test framework

add DX-Form FRS for fmvis
https://bugs.libre-soc.org/show_bug.cgi?id=887

add recognition of 0xNNN and 0bMMMM to sv/trans/svp64.py
for translation of "non-supported" opcodes in binutils

add FRS as destination to PowerDecoder2 DecodeOut

add mm=1 svindex test, setting single targetted SVSHAPE

fix issue in SelectableInt.__rsub__ causing truncation of values

fix issue in SelectableInt using slices involving SelectableInts

Added insn initialisation for grev() func

Missed another two form sub-headings

Missed another two form sub-headings

Fixed missing space for form headings

compute 2nd svindex dimension using unsignee compare

add yx svindex test, needed to compute size of 2nd dim

Indexed SVSHAPE add bypass mode when dim sizes are 1

add second svindex test, modulo 3

fix svindex pseudocode, set large 2nd dim on nonskip

fix svindex unit test, experiment setting dimensions
to 0b111111 in svindex pseudocode

fix SVSHAPE iterator for index case, stop deepcopy
(was copying entire GPR)

add new svindex sv.add test with arbitrary index map

non-persistence enabled on svindex as well as svremap

fix svindex pseudocode
rename RS to SVG in SVI-Form (svindex) to avoid a register name conflict
start checking things properly in test_caller_svindex.py

pass GPR to SVSHAPEs in ISACaller

add gpr lookup in Indexed SVSHAPE iterator (no elwidths yet)

rough unit test ahowing Index REMAP basically functional in SVSHAPE

add support for Indexed mode in SVSHAPE

add storing of shape in requested SVSHAPE in svindex pseudocode

move DX Form

add first stub of svindex pseudocode
https://bugs.libre-soc.org/show_bug.cgi?id=885

audio/mp3: convert asm to the new notation

https://bugs.libre-soc.org/show_bug.cgi?id=884

svp64.py: allow macros as register names

This patch enables things like *fv0, where *fv0 is just a macro.
https://bugs.libre-soc.org/show_bug.cgi?id=884

svp64.py: generate registers

add svindex to power_enums.py, minor_22.csv
https://bugs.libre-soc.org/show_bug.cgi?id=867

indentation on fields.txt to make it more markdown-like

convert Logical svp64_cases.py to new vector reg form
https://bugs.libre-soc.org/show_bug.cgi?id=884

convert ALU svp64_cases.py to new vector reg form
https://bugs.libre-soc.org/show_bug.cgi?id=884

converted test_caller_svstate.py to new reg format
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

convert test_caller_svp64.py to new vector numbering convention

convert test_caller_svp64_predication.py to new vector numbering convention

convert test_caller_svp64_ldst.py to new vector numbering convention

Updated the nmigen.sim import

convert test_caller_svp64_fft.py to new vector numbering convention

convert test_caller_svp64_bc.py to new vector numbering convention

convert test_caller_svp64_dct.py to new vector numbering convention

converted test_caller_svp64_matrix.py to new reg format
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

converted test_caller_svp64_fp.py to new reg format
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

converted test_caller_svp64_mapreduce.py to new reg format
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

convert test_caller_setvl.py to new vector numbering convention
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

add "*%" and "*" vector-numbering convention
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

add note about bug #884 new reg vector naming convention

add regression test for completely borked value from mulhd
https://bugs.libre-soc.org/show_bug.cgi?id=855

take deepcopy of regs passed in to avoid accidental modification

add setvl CTR tests, fix CTR mode

fix setvl CTR mode

setvl has new CTR mode, making room in encoding needed
fixing unit tests

do CSV isatables explicitly in sv_analysis.py
for pandoc to pick up

explicit output of opcode_regs_deduped in mdwn table format
so as to make it possible to convert to latex with pandoc

add recognition of "sv." to pysvp64asm

remove qemu co-simulation, dump output expected results
test/basic_pypowersim

add predicate mask test svstep

whoops svp64.py testing wrong variable on sv.svstep

add predicated srcstep

make svstep output srcstep/dststep, basically viota

rename SVRM *field* to SVrm to avoid a name-clash with
SVRM-*Form*

svp64.py: decrement SVd operand

svp64.py: fix ignored field range

svp64.py: drop commented code

svp64.py: fix fsins/fcoss X-FORM

again fix number of arguments to svremap,
test_caller_svp64_ldst.py

whitespace

test_caller_svstate.py: end-of-loop condition sets CR.SO not CR.EQ

svp64_matrix.py svremap reduce to 7 args from 8 (again)