add scl interface spec

whitespace cleanup (autopep8)

whitespace cleanup

document Pin class

add sdcard spec-generator

add jtag interface, remove inout param

add Interface class

add io option to Pin

add basic test routine for Pin class

add pin class for auto-generating interface lines

whitespace cleanup

adding AXI4Lite transactor for now.

Need to add TileLink support as well later.

switching to python2 and added pep8 auto-sorter to make.

adding support for PWM.

defined the user-interface for the memory mapped registers

Support is provided to address registers using 8-bit, 16-bit, 32-bit or 64-bit addressing scheme.
Need to add support for a compressed scheme as well.

decoupling interfaces for IO and memory mapped registers

adding support for JTAG pins

adding support for interface of SD/MMC.

check for pin number consistency.

see #3.
Added check to see if the user input has screwed up the pin numbering in punmap.txt. This check detects for duplicate assignment to Pins or if some pins are missed out on assignment.

renaming params.py to parse.py. Adding checks on input

See #3.

Added check to see if muxed lists and dedicated lists do not have any duplciates.  This can simulated by replacing uart1_tx to uart2_tx in pinmap.txt.

adding a sample test where certain IOs have differing number of muxes

mux selection lines for a IO should be log of the number of muxes.

udpated the .gitignore file.

maintaining distinct arrays for muxed and dedicated cells

This allows better structure of code and also handling muxed logic is decoupled from the dedicated pins. Cell mux methods only for muxed IOs is created.
Parsing of pinmap file now happens in params.py
see #1

full support for dedicated pins.

code clean using pep8 and autopep8.

adding synthesize attribute to the module and a print statement for pinmux generation.

partial support for dedicated pins

removed unwanted print statements from scripts

addeds i2c (twi) interface and also support for inouts

Merge remote-tracking branch 'origin/master'

syntax upgrades for python3 and above

Initial Bitbucket Pipelines configuration

change rule names to allow implicit scheduling

When inputs from multiple IO cells drive the same interface/peripheral there needs to be an implicite priority between the rules updating the same wire (going to the interface). The current pinmap in this commit creates the above scenario.
To enable the implicit scheduling the rules names need to be different. This commit ensures this as well
Also currently the ordering is based on the order in which the user provides the two instances. the first instance os uart_rx is given priority over the later instance in the pinmap.txt file.

automated the pinumxing logic

Currently it only supports muxing between inputs and outputs. Handling of inouts will have to be done soon.

initial commit with minimal templates

README.md created online with Bitbucket