Made some progress towards working with spike.

I'm writing all the tests so they should just work on real hardware,
too.

WIP on debug testing.

./gdbserver.py --m2gl_m2s --openocd "$HOME/SiFive/openocd/src/openocd -s
$HOME/SiFive/openocd/tcl" -- RegsTest.test_write_gprs
doesn't fail in a completely crazy way.

Default to XLEN=64 when building in-place

Add a "--with-xlen" configure argument (#16)

The tools had riscv64-unknown-elf-gcc hard-coded all over the place.
This lets users override that if they have a 32-bit toolchain.

Remove deprecated uarch counters; support RVC for benchmarks

Merge rv32ua tests into rv64ua

Remove instruction width assumptions to support RVC

Remove vestigial j instruction test; improve jal test

Update WFI test for priv v1.9

Don't use FPU in benchmarks that don't need to use the FPU

Delete unused benchmark

Update to new PTE format

Mark RV32 tests as such

@zhemao make sure to do "make run" in isa/ before committing

separate ua and um tests from ui tests

split up rv64uf and rv64ud isa tests

Fix breakpoint test when only one breakpoint present

bump env

rv32ui: sh: Added side effect test (#14)

From the test comment:
sh to a word aligned address should only affect the 2 lower bytes
and should leave the 2 upper bytes unmodified.

In this test we write 2 bytes to the lower 2 bytes of the word
tdat11 and then ensure that the both the upper 2 bytes and lower
2 bytes are as expected.

Test more than one breakpoint at a time, if present

Update breakpoint spec

Don't arm breakpoint before setting break address

Add HW breakpoint test

Keep tohost/fromhost at deterministic address

Enable LR/SC tests, even for uniprocessors

Use -mcmodel=medany, not -fpie

We shouldn't generate a GOT.

speed up mt-matmul and spmv tests

Speed up benchmarks that take a long time to run

get rid of empty benchmark

get rid of empty asm test

Update env, fixing multicore VM tests

add empty benchmark

add empty ISA test

Remove incorrect M-mode WFI test

MSIP isn't supposed to be writable locally!

Stop using tohost/fromhost registers

ERET -> xRET; new memory map

For now, we no longer build hex files, because the programs don't
start at address 0.  This decision will likely be revisited.

Don't use stats register; refer to uarch counters by number

Fix expected misa register value for RV32

Rework benchmarks to run in M-mode

This broadens their utility and lets them use the M-mode counters directly.

Update .gitignore

Merge branch 'priv-1.9'

More RV32 tests

Add missing rv32mi/rv32si tests

revert install rule to the old correct way

Undo accidental Makefile modification

Make WFI test more strict

Some S-mode tests really only belong in M-mode

Make JALR test sensible in RISC-V, rather than SMIPS

Fix ma_fetch to work with or without RVC

WIP on priv spec v1.9

WIP on priv spec v1.9

Fix ./configure in root

This Makefile is still super ghetto!

Negative float -> unsigned int conversions return 0

Merge pull request #8 from riscv/sqrt-171

What is the square root of 171?

remove comments now that tests pass

Fix capitalization of XLEN variable

Strip big-endian tests

These tests will likely never support non-standard big-endian systems.

Merge pull request #10 from riscv/travis-dev

Support multi configuration travis builds

only build the rv32 bit tests if xlen is 32

remove malloc declaration from dhrystone

it was unused and causing issues when building
with the linux toolchain

allow make variables to be overwritten update configure

configure now respects the host flag, rather than hardcoding the risc-v
compiler

add new failing fsqrt test case

when using testfloat the correct format is
input output unknown value
This comment requested by palmer

make install rule copy the right things to the right places

fix install rule

What is the square root of 171?

I get differnt answers on Rocket and Spike.  The Spike answer matches my Intel
machine.  This fails when I compute both the single precision and double
precision answer.

Merge pull request #7 from riscv/nan2

Two extra NaN test cases

Test that fcvt canonicalizes NaNs

I believe this is entirely within the RISC-V ISA spec:

 * fmv is defined to move IEEE floats
 * All otherwise-unspeficied floating-point operations canonicalize NaNs

This test fails on Spike, but passes on Rocket.  I believe this is the source
of my current torture failures.

Check NAN values in fdiv tests

The new RISC-V ISA spec mandates NAN bit patterns.  This test checks to make
sure that those bit patterns come out of fsqrt(-1).  These pass on both spike
and Rocket.

An additional _DWORD_RESULT version of the FP test macros is added to
facilitate floating-point tests that compare against particular bit patterns.

Use new NaN handling for conversions to integer

Use new canonical NaN

Write 1, not 0, to MIPI

change la to li as appropriate in test macros

Merge pull request #4 from pmundkur/devel

Add a top-level make clean target.

Update IPI test to work with new mechanism

update env

Avoid REMU in timer test

fix to riscv_test.h in env

Add another recoding test

Add another recoding test case

Remove executable permissions from source files

Remove Hwacha v3 tests

Add another FP recoding test case

Add test for FP recoding corner cases

Add a top-level make clean target.

Use medany code model, not PIC, for ISA tests

don't pass fpu/vector tests when fpu/vector not present

Coherence torture test for VM tests

VM tests only support one core, so have the other cores hammer on the
memory system to attempt to catch simple coherence regressions.

New M-mode timers

Fix RV32 handling of syscall arguments

Add _hard_float check in crt.S.

Add basic WFI test

Fix VM, MIP encoding

Update to privileged architecture version 1.7

Fix dhrystone timing code

Make dhrystone report correct-ish numbers

Don't rely on reset values of MSTATUS_UA/SA

Fix benchmark compilation/execution on RV32

Merge pull request #3 from joerchan/master

Better coverage of mul high instructions

Correct expected high value of multiplication

Better coverage of mul high instructions

Run RV32 tests on spike with --isa=RV32