Modify alu test to put reg1 *OR* reg3 into alu input A
[soc.git] / src / soc / alu /
drwxr-xr-x   ..
-rw-r--r-- 2931 alu_input_record.py
drwxr-xr-x - formal
-rw-r--r-- 1997 input_stage.py
-rw-r--r-- 2714 main_stage.py
-rw-r--r-- 1565 output_stage.py
-rw-r--r-- 2655 pipe_data.py
-rw-r--r-- 799 pipeline.py
drwxr-xr-x - test