connect up DEC/TB FSM pauser from core to Issuer
[soc.git] / src / soc / simple /
drwxr-xr-x   ..
-rw-r--r-- 0 __init__.py
-rw-r--r-- 52518 core.py
-rw-r--r-- 4618 core_data.py
-rw-r--r-- 22414 inorder.py
-rw-r--r-- 75547 issuer.py
-rw-r--r-- 6632 issuer_verilog.py
drwxr-xr-x - test