add signals to port interface as descibed in bug 756

more work on test_loadstore1_ifetch_multi()

set and reset instruction fault so it does not occur twice

when an exception happens, if it is a fetch_failed take the
exception from the MMU not from LDST.

at some point need a much more sophisticated way of detecting which
unit created which exception

delay MMU LOOKUP done by one clock so that the exception matches timing

bring MMU exception out where AllFunctionUnits (and then core)
can get at it

bring exception out from MMU FSM, correct "done"
signal output on OP_FETCH_FAILED

add LDSTException output to MMU

drat, a test inverting the instruction made it into the git history

starting to hack in fetch failed (including OP_FETCH_FAILED)
going really badly as far as code-readability and clean design is concerned
but is progressing

a truly dreadful hack: OP_TRAP works (LDST Exceptions) because the
main decoder (PowerDecoder2) is used by core for the Trap pipeline.

unnnnfortunately... for MMU, a *Satellite* decoder (PowerDecodeSubset)
is used.  and Satellite decoders *only* understand *instructions*.
(which they part-decode locally).

therefore a manual override of the satellite decoder insn_type
and fn_unit is required when OP_FETCH_FAILED occurs.

truly awful.

print debugs established that when a wb_get memory dictionary is
passed in, trying to use setup_i_memory and setup_tst_memory will not
work.

using wb_get has to be established a different way

set fetch_failed into PowerDecoder2 combinatorially

in a terrible botched way, get at I-Cache and set it up
this is for adding in I-Cache and MMU into core.

fix bug in unit test, forgot that wb_get mem dict is 64-bit wide data
it cannot cope with addresses non-aligned to 64-bit boundary

get FetchUnitInterface I-Cache test working (sort-of)
bug in reading addresses 0xc.  0x8 and 0x10 are fine

comment out broken test

whoops forgot to add pspec

typo fix, add missing stop statement to _test_loadstore1_ifetch_multi()

add loop with multiple instructions for testing

add skeleton for test_loadstore1_ifetch_multi()

add start of test_loadstore1_ifetch_unit_interface()
which is supposed to use FetchUnitInterface like the imem.py unit test
unfinished

connect up I-Cache to FetchUnitInterface
FetchUnitInterface may in turn need redesigning, but that is another story

add new ConfigFetchUnit option "mmu_cache_wb" which connects up
directly to LoadstStore1 I-Cache

add ternlogi to shift_rot formal test

fix shift_rot formal proof

add formal_test_temp to .gitignore

use icache_read in one place

test_loadstore1.py: begin code deduplication

add some examination of the failed-fetched instruction
and check that it is a perm_error and an instruction fault

add some debug string info to gtkwave

implement main part of test_loadstore1_ifetch_invalid()

cleanup test_loadstore1.py

add I-Cache to FSM local variables

wire fetch_failed from I-Cache to PowerDecoder2
informs PowerDecoder2 that an instruction fetch failed in MMU mode

make icache accessible to core, working back to TestIssuer

include SPR.TB in SPR FU

add bitmanip tests

add CommonPipeSpec.__getattr__ to forward attributes from parent_pspec

replaces CommonPipeSpec.draft_bitmanip

add parent_pspec everywhere

make argv handling more flexible

format code

got fed up of staring at magic constants in the MMU
created a Record RPTE from v3.0C Book III p1016 section 7.7.10.2
to interpret the page-table leaf entries in words/features rather than
magic offsets

add special pagetable to ifetch_invalid with execute perms barred

do not try priv_mode on the instruction fetch (not needed)

add an example pagetable where executable permission is barred

begin working on _test_loadstore1_ifetch_invalid() inner function

more work on test_loadstore1_ifetch_invalid()

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add skeleton for test_loadstore1_ifetch_invalid()

check that no exception occurs in the virtual-memory-instruction-fetch

add OP_FETCH_FAILED to MMU Function Unit

make LoadStore1 intsr_fault a "captured flag" - strictly speaking
there should be separate FSM states for MMU_LOOKUP_ICACHE but hey

remove MSR and add CIA to MMU Input Record

add instr_fault to LoadStore1 FSM
this includes stopping LoadStore1 from processing (accepting)
incoming LDST operations via its PortInterface

add new PortInterfaceBase external_busy() option
this allows e.g. instruction fault to stop LD/STs from being accepted

add comment about draft instructions

account for Mock absurdities

complete the i-cache fetch through the MMU, including doing an
instruction-side TLB lookup

set separate "iside" signal in LoadStore1 to not confuse it
with instr_fault (exception flag).  starting to experiment getting
instruction-side MMU requests to trigger

start extending icache loadstore test

whoops another serious error in the CacheTagArray
valid is of length NUM_WAYS not 1

add first i-cache fetch (non-virtual), no MMU lookup, copied unit
test from basic one in soc/experiment/icache.py

code-comments

add in I-Cache into LoadStore1 - presently unused - so as to start on
a unit test (test_loadstore1.py).  this is not a normal place to start,
but I-Cache links cross-wise into so many other dependent areas that
it is quite tricky

add discussion links and bugreport

invert mmureq statements

submodule tidyup

make bitmanip operations conditional on pspec.draft_bitmanip

format code

move rotator mode assignments as requested by lkcl

format code

tidyup, comments

debug print

another major bug, CacheTagArray valid was only 1 bit not NUM_WAYS

tidyup: move hit_set to DCachePendingHit in dcache.py

dcache.py tidyup

rename dtlb to dtlb_valid and tidyup
remove dtlb argument (not needed) because dtlb_valid is now localised
to DTLBUpdate Module

also put in some code-comments

convert TLBArray to TLBValidArray
(because PTE and TAG are now each in a Memory)

convert DTLBUpdate to use a pair of Memorys
one for PTEs and one for TAGs

more signals local to DTLBUpdate

more signals local to DTLBUpdate

update DTLBUpdate to reflect internal API now

ooo nasty bug.  used tlb_hit.way instead of tlb_hit.valid

move DTLB Tags/Valids/PTEs into DTLBUpdate module
drastically simplifies DCache graphviz and also makes it clear that
TLBs have to be a Memory SRAM

start moving TLBArray into DTLBUpdate

PLRUs were selecting an output index, only one selected
therefore move the selection from the PLRUs into the module.
simplified

repeated copies of read/write addr/sel to Cache SRAMs
moved rd/wr addr/sel outside of loops, only creates one MUX set now

move bank of PLRUs to their own submodule in both dcache.py and icache.py

code-comments

use binary-to-unary encoders in dcache.py

global (one) do_read signal in cache_rams dcache.py

use one-hot binary-to-unary in dcache.py

use i_in.req to gate hit_way via Decoder in icache.py

use Decoder (binary-to-unary) in icache.py to deal with CAM creation

use unary encoding (one-hot) for replace_way hit_way etc.
otherwise it produces binary CAM-compares

code-comments

whitespace and minor cleanup of D-Cache

more use of TLBHit Record in D-Cache

correct tlb_hit_way and index sizes, use TLBHit Record in D-Cache

use TLBRecord in D-Cache for which TLB is selected