add comments, remove unneeded code
https://bugs.libre-soc.org/show_bug.cgi?id=686#c73

move pc_i and svstate_i to HDLRunner

add end_test, minor cleanup, added hdlrun.cleanup() call

moved pc_i and sv_state to constructor, remove hdl_state_run

change over run_hdl_state to TestRunner class

add dummy call to simrun and end_test()

code-comments and dummy functions

move contents of run_sim_state into SimRunner run_test function

add a SimRunner prepare_for_test and run_test function

flake.nix: Clean up

ecp5-program: Delete garbage

Update lock file

Add script for loading Libre-SOC onto Versa ECP5 board!

Merge remote-tracking branch 'upstream/master' into pr

Update libresoc-litex submodule

Update libresoc-litex submodule

Fix building for a Versa ECP5

Pin version of yosys

start of HDLRunner

Get further building for versa ecp5

Attempt to build for versa ecp5

Update nix-litex

create initial SimRunner

add shiftrot2 tests to test_issuer.py

move pc_i and svstate_i inside if self.run_hdl

more comments

add in a stack of comments for identifying match-points with StateRunner

add option to run ISACaller Sim (or not)

add a new run_hdl parameter to TestRunner

completely borked python segfault, workaround to copy last sim state

add test of expected results against last sim state

whoops broken run_sim_state function

split out HDL from Simulator into separate functions

split out HDL test from Simulator test,
save two separate lists of TestStates
compare them *after* the two simulations have been run
should be possible to completely separate out, now

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

compldst_multi: add op_is_dcbz signal

fix mul fu test helper.py not passing immediate to pia for mulli

whitespace cleanup

alter setup_tst_memory to take a test.mem rather than take a Sim object
*containing* a Mem

whoops forgot to do with self.subTest()

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

testcase: add mmu, link mmu and dcache together

changed test_runner to use state mem compare

changed over to use state mem compare

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

comment out lines that cause test_compldst_multi_mmu.py to hang

convert HDLState.get_mem() to a dictionary of memory state results

update test_compldst_multi_mmu.py

use get_l0_mem in HDLState to get memory data

Fix rel_o/go_i signal names

Replace "Display" with "print" on simulation process

The fallback on nmutil doesn't work with "yield Display".

Use LiteX from 2020-08-22

Add ppc64le cross compiler

Fix import

Litex work

Use a pre-compiled version of maturin

Should save compile time on the Gitlab CI runner.

Litex work

allow individual unit tests to be named in test_issuer.py

always store full memory state (including zeros)

added get_mem

update comments
https://bugs.libre-soc.org/show_bug.cgi?id=686#c51

moving teststate_check_regs written by klehman into openpower-isa

Split up into several derivations

wip

Include Litex dependency

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add new testcase for ompldst_multi using mmu

WIP

convert to using TestState and State after moving to openpower-isa

factory add and intro doc string

Fix nmigen dependencies

Get pinmux working

Save Gitlab runner cache, even on a failed test

Since our tests currently fail, the cache was never saved, not even once.

Fix c4m-jtag

Package c4m-jtag

Fix openpower-isa

use log instead of print

code comments

create new function teststate_check_regs which is called by check_regs
teststate_checkregs does not care how many pieces of state it is asked
to compare. could be 2, could be 3, could be 30

changes to utilize full teststate class

added compare function

added factory function for test class creation

Get build starting

Package dependencies successfully

Python dependencies

wip

implement base class in state class

changes made to utilize teststate class

update explanatory comments on LD/ST exception handling

made sim into generators and some uniformity changes

finished remaining hdl items

HDL int reg added

more sim class registers add

Monitor exceptions, re-decoding the instruction in this case

The misaligned load test-case now passes.

Whenever an exception is reported during Execution, it is forwarded to
PowerDecode2. After Execution finishes, Issue notices this, and returns
directly to Decode, without updating PC, SVSTATE, etc. The exception
condition is always cleared after a Decode, to prepare the stage for
a new Execution.

initial commit of sim state class

Monitor the exception input to PowerDecoder2

Remove default argument for dict.get()

1) The default is already None.
2) It really doesn't accept keyword arguments

fun fixing of get_core_hdl_regs, "yield from"

move functions to above where they are called

breakout of register collection and compare