add comment on n_comb_stages

add FP32/64 coverage test for fpsqrt

id_wid (muxid bitwidth) based on num_rows, not the data width

add fpsqrt 16 coverage test

fix pipeline stage count

remove redundant imports

move fpcvt downsize to separate module

move fpcvt upsize to separate module

substitute comb for m.d.comb

simplify code

split out int2float fcvt to separate module

move float2int fcvt to separate module

simplify

add code comments

add F2Int f64 i64 test

add signed FP2INT

add TODO, check mantissa overflow

add f2int f64->ui64

exponent too big to fit FP2int

add NaN FP2int overflow

add code comments

add code comments

initialise unused PipelineSpec params to None

add identifying name to FPNumBaseRecord

add identifying name to FPNumBaseRecord

add name to FPNumBaseRecord

use opcode rather than magic constants (will need a class, later)

whitespace / autopep8

get fpdiv/fsqrt/frsqrt up and running

whitespace (autopep8)

add identifying name to FPNumBaseRecord

add identifying name to FPNumBaseRecord

whitespace, add identifying name to FPNumBaseRecord

whitespace

add debug prints

add .il.* to gitignore

split out fclass module to separate file

update fclass and FPFormat after review

add f32/f64 fclass

fclass test

add debugging fclass

replace hard-coded "stuff" with FPFormat functions

redo fclss to simpler layout

add testing functions to FPFormat

add fpclass pipeline (1st version)

start to get FP to INT working

add first version test fp to int convert

get test_div64.py back up and running (just... because)

remove near-identical duplicated code, replace with "factory" in FCVT classes

correct FPRSQRT specialcases

switch fpdiv/test/test_fp*.py to use unittest

skip slow tests

Revert "reduce LHS for RSQRT by a factor of fract_width and"

This reverts commit c6149c74b64a00d0ca8059468e8709ccb200e301.

add new FP32-FRSQRT regression test

fix shifting of rsqrt mantissa input

semi-working after "hack" to reduce LHS of algorithm by fract_width

add rsqrt specialcases

reduce LHS for RSQRT by a factor of fract_width and
"sensible answers" start appearing from the div/sqrt/rsqrt algorithm

add fsqrt test

reduce am0/bm0 by 2 bits in DIV

hmmm remove extra zeros on DIV mantissas

more comments

reduce next_bits by 1

clean up comments

use PriorityEncoder and Array selection

store bits in signals, cleans up graphviz

specialcases: sqrt of -ve zero is -ve zero

remove debug prints

hack which happens to get fsqrt preliminarily working

add more fpsqrt specialcases

add more fpsqrt specialcases

add more fpsqrt specialcases

add fsqrt test

start adding FPSQRT specialcases

add fpsqrt experiment

tidyup

split out div/sqrt/rsqrt trials to separate module

tidyup a bit

reduce n_comb_stages for fpdiv first setup

add magic constants comment

add some voodoo magic extra bits on the input numbers in fpdiv

reorganise loop

update explanatory comments

add fpdiv 16/32 regression/coverage tests

corrections to mantissa length, FP16/32/64 DIV work (preliminary)

FP16 DIV seems to be working

more random experimenting

random modifications

random modifications got semi-correct output

continuing experimentation

add twin MSB alignment / denormalisation (from FPMUL)

experimenting

set fraction width to zero

remove FIXMEs

put am0 into top bits of dividend

add roundup to nearest radix

rename long parameter name to shorter n_stages

remove stage-work-reduction for now

divide number of stages by radix and by required comb_stages?

fix div specialcases