attempting to get VERSA_ECP5 and Icarus Sim to work with ASync Bridge

add in extra delay-for-core in ECP5CRG
actually, it is a separate delay for everything-else-except-the-init domain
which is run at a really slow 25 mhz

orangecrab: set clock frequency, remove ignored iostandard

comment about UARTResource for orangecrab

Merge branch 'master' of ssh://git.libre-riscv.org:922/ls2

add orangecrab uart and toolchain

checking simulation of Async DDR3

work-in-progress
asynchronous DRAM wishbone bridge which is optional when
dram_clk is not requested

reorg of the ECP5 Clock-Reset to be able to add
a 2nd clock (DRAM)

whitespace

add orangecrab to list of supported boards

reduce versa_ecp5 clock freq to 50 mhz, reduce bit-width of XICS addressing

add default args in DDR3SoC

put fw_addr back to 0xff00_0000, xics.bin test passed

move firmware to address 0x0 to test microwatt xics.bin

wrap QSPI exploration in SYSCON check for QSPI

add DELAYG to icarus sim

bleh. add XICS_ICS and XICS_ICP but the patch is
a little bigger than expected.
note that a bug ECP5CRG(clk_freq, dram_clk_freq=None, pod_bits=pod_bits)
is also fixed here (whoops)

firstly, the XICS ICP and ICS need adding. but, they are
using make_wb_layout not wishbone.Interface.  therefore,
create a wishbone.Interface (sigh) and map the Signals across
one by one (just like with cvtuartbus)

secondly, the incoming IRQs are wired to GenericInterruptController
which is different from how Testissuer does it.

thirdly, eth_macs IRQ number is moved to 1 in order to match with
the Microwatt soc.vhdl

fourthly, uart_irq is set to 0

fifthly, UART16550 and EthMac needed to have their IRQLine
constructed *here* and passed in, otherwise the entire soc repo
becomes dependent on LambdaSoC just for that one import

sixthly, at the same time, DDRSoC has a uart_addr-0xc0002000 added
to match what soc.vhdl does

seventhly, eth0_cfg_addr is moved to 0xc000_c000 to get it out
of the way of XICS_ICP/ICS at 0xc000_4000 and 0xc000_5000

eigthly, xicx icp/ics are added at 0xc000_4000 and 0xc000_5000

totally broke the "one-purpose, one-commit" rule but not entirely
because after all this is "add XICS controller

flash read-and-dump

code-comments for when ASyncBridge is deployed

add new dram_clk_freq argument which does nothing for now
leaves the dramsync/dramsync2x domains as "aliases" for sync/sync2x
but if set, it will create a *second* completely separate domain
at the requested frequency, along with a separate 2x that can then
be used on IOpads with "xdr=4" settings

add an extra domain dramsync2x in preparation for
AsyncBridge

add a dramsync2x domain as well

move 2x-clock-and-dividing into separate function in ECP5 CRG
the reason for this is to make it easy to set up xdr=4x IOpads
which need a *pair* of domains in order to get the 4 phases:
double-freq and freq

annoying, coldboot.bin getting too big to fit into 0x8000 SRAM
really need to increase SRAM size in ls2.py

get microwatt-verilator sim running at different boot base
and confirm working with hello_world recompiled to a different coldboot
start address

GAH jump to start of SPI Flash not the offset *in* SPI

move flash-first-phase-initialisation to separate function
attempting to execute directly from flash by jumping to it
(after making it run a leeetle bit faster than 100 bytes/sec)

make hello_world relocatable with BOOT_INIT_BASE define

add comments on locations where async bridge needs to be added

even more speedup possible on QSPI

hack offset into boot address as well

hmm go back to mtspr for now, also add explicit loading-offset of 0x600000
like there is in the microwatt-verilator work

too big, shift down to 2MB offset

fix coldboot to boot from return address
(head.S does mtctr %r3 then bctr)
move SPI offset to 6 mbytes
(make room in future for boot bitstream)
crank versa_ecp5 freq back to 55 mhz so as to re-activate DDR3

hmm getting flags sorted out on coldboot link

annoying, read from wrong offset in SPI FLASH

make DRAM init conditional on whether it is detected through SYSCON

put versa_ecp5 below 50 mhz as a bodge-way to stop it trying
to create a DDR3 peripheral.  this then activates placing an SRAM (BRAM)
at 0x0000_0000 of size 0x8000 which can be used for a micro-test of
booting from QSPI.
and 0x8000 SRAM is much easier to simulate in icarus verilog

set start to _start in hello_world lds script
this causes elf image to get the correct start (execution) address

sigh dump memory *at* address, not address itself
also disable HAS_DRAM check so that copying to BRAM is also fine

dump start of copied memory

speed up QSPI by putting it into way-faster mode

need to merge in tercel flash code

Revert "Wire up missing CRG / DDR3 clock control / reset signals"

This reverts commit 19ed0026e91b2dd351fbd2d692fb2c6f45b42622.

Revert "Put sysclk2x back under system reset control"

This reverts commit 793d05f2ef2e38891a4fb2ffbd6c77631fb86873.

attempting to sort out what looks like a stack overflow

Put sysclk2x back under system reset control

add QSPI dump back in (smaller one) to check it is working

Wire up missing CRG / DDR3 clock control / reset signals

sigh use MEMORY_BASE which is at 0x0000_0000 and coincides with DRAM_BASE

shuffle addresses around a bit
* firmware ROM is at 0xff00_0000
* DRAM is at 0x0000_0000
* for no real reason if DRAM is not present at 0x0 an SRAM is added
* set the default coldboot compile-start address at 0xff00_0000

add DRAM offset into SYSCON and jump to DRAM if flash successfully
returns an offset after copy

add ELF reading to coldboot.c, move spi address to 0xf000_000
and add spi read-offset to Microwatt SYSCON

add read of SYSCON and entry for SPIFlash

up the delay-time on ddr3 reset, put loop around dram init just for fun

comment/80-char limit

Update coldboot DDR3 init firmware to work with latest gram changes

Add an asm dump with source to the coldboot makefile

Clean all files, including libgram files, when running
make clean

Enable DDR3 using a 50MHz clock on Versa 85

Move simulation HyperRAM pins off of DDR3 pins

Fix DRAM simulation commands

add QSPI support to arty_a7

allow setting individual directions on QSPI dq0-dq3

write out firmware to correct location,
adapt to 64/32 bit output

sigh put firmware.hex qspi file in correct place

increase power-on-delay for icarus sim to allow reset to occur

re-enable build of firmware in sim

disable ethmac for now, pass firmware.hex to cypress qspi model

redo start address of firmware so it can be specified -DBOOT_INIT_BASE

Fix SPI device simulation model MISO/MOSI wiring

Add 10/100 MAC pins for Versa boards and enable MAC

Tested to not interfere with main SoC in simulation,
not tested further at this point.

reduce number of params obtained on QSPI for icarus sim

got icarus verilog model of QSPI working and it returns the same FFFFFFF

whitespace cleanup

Fix Tercel QSPI master connections

Tested to work on Raptor Versa 85 custom board
in both word and byte mode.

remove {err} feature from Tercel

add err wishbone feature to Tercel

add config-dump from SPI

remove clk from spi_flash,
change cs_n to cs,
de-bork WB access with stall=cyc&~ack thing

add qspi module to arty_a7

quick-and-dirty QSPI read test

use nmigen_boards naming conventions for SPIFlash

update comments, link/setup of peripherals
(all done manually at the moment, TODO a dev-env-setup)

add TODO comments about using platform.add_resources

whitespace cleanup, 80 char limit

add patch for n25q to fix model using fork/join, should be begin/end

Add initial integration for OpenCores 10/100 Ethernet MAC

Fix instructions in comment

quick memory test increasing by power-2 each time shows all 32 mbytes of
hyperram ICs are accessible

set reset from ResetSignal not straight to 1 for HyperRAM
put correct IOPad names into HyperRAMResource for arty a7

try latency of 7 for winbond hyperram

add link to Winbond HyperRAM model

set upper CSns on HyperRAM to zero and set reset_n HI
fix CSn pin-pad names

add clock output on hyperram sim

add all 4 CSn lines for Quad HyperRAM PMOD

grr

reduce power-on-delay bits to 2 for icarus sim ecp5

remove switches from hyperram iverilog test

remove unneeded model variable