add wishbone driver for test_compldst_multi_mmu.py

update test_compldst_multi_mmu.py

src/soc/experiment/compldst_multi.py: update signal names in load()

use LoadStore1 and DCache in test_compldst_multi_mmu.py

more cleanup on pimem.py

whitespace

remove redunant pi_dcbz

an extra dcbz parameter in all six places

have to remove dcbz from pimem.py entirely

commented-out and disabled the set_dcbz_addr function, it is the wrong
approach.

it is much better to add an extra parameter to set_wr_addr
"dcbz".

this to be added right across all set_wr_addr functions
(6 places)

dcbz: cleanup

dcbz symbol rename

loadstore.py: add function set_dcbz_addr

update test_dcbz_pi.py test case

PortInterfaceBase: add dcbz handling

move TestRunner to openpower-isa now that it is part of the Test API
 https://bugs.libre-soc.org/show_bug.cgi?id=686
commit 5d5a1807d553985c25bdc8bf4d04aedfecddf34f openpower-isa repo

compldst_multi.py: pass dcbz to portinterface

testcase for compldst: wait for address

rename ra_needed to zero_a

update testcase for dcbz

add testcase for dcbz

add a state list for method calling

found accidental commenting-out of memory setup in HDLRunner

move debug printout to see whats going on for ldst

comments

Revert "move coresync clock synchronisation into HDLRunner"

This reverts commit 8a51f6944fa6c5185285b0139f5b419fb68aa145.

call StateRunner constructor, to add to StateRunner class Factory

more TODO comments

move coresync clock synchronisation into HDLRunner

whoops missed one function which should be a yield (of nothing)

use yield from on StateRunners

add comments, remove unneeded code
https://bugs.libre-soc.org/show_bug.cgi?id=686#c73

move pc_i and svstate_i to HDLRunner

add end_test, minor cleanup, added hdlrun.cleanup() call

moved pc_i and sv_state to constructor, remove hdl_state_run

change over run_hdl_state to TestRunner class

add dummy call to simrun and end_test()

code-comments and dummy functions

move contents of run_sim_state into SimRunner run_test function

add a SimRunner prepare_for_test and run_test function

flake.nix: Clean up

ecp5-program: Delete garbage

Update lock file

Add script for loading Libre-SOC onto Versa ECP5 board!

Merge remote-tracking branch 'upstream/master' into pr

Update libresoc-litex submodule

Update libresoc-litex submodule

Fix building for a Versa ECP5

Pin version of yosys

start of HDLRunner

Get further building for versa ecp5

Attempt to build for versa ecp5

Update nix-litex

create initial SimRunner

add shiftrot2 tests to test_issuer.py

move pc_i and svstate_i inside if self.run_hdl

more comments

add in a stack of comments for identifying match-points with StateRunner

add option to run ISACaller Sim (or not)

add a new run_hdl parameter to TestRunner

completely borked python segfault, workaround to copy last sim state

add test of expected results against last sim state

whoops broken run_sim_state function

split out HDL from Simulator into separate functions

split out HDL test from Simulator test,
save two separate lists of TestStates
compare them *after* the two simulations have been run
should be possible to completely separate out, now

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

compldst_multi: add op_is_dcbz signal

fix mul fu test helper.py not passing immediate to pia for mulli

whitespace cleanup

alter setup_tst_memory to take a test.mem rather than take a Sim object
*containing* a Mem

whoops forgot to do with self.subTest()

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

testcase: add mmu, link mmu and dcache together

changed test_runner to use state mem compare

changed over to use state mem compare

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

comment out lines that cause test_compldst_multi_mmu.py to hang

convert HDLState.get_mem() to a dictionary of memory state results

update test_compldst_multi_mmu.py

use get_l0_mem in HDLState to get memory data

Fix rel_o/go_i signal names

Replace "Display" with "print" on simulation process

The fallback on nmutil doesn't work with "yield Display".

Use LiteX from 2020-08-22

Add ppc64le cross compiler

Fix import

Litex work

Use a pre-compiled version of maturin

Should save compile time on the Gitlab CI runner.

Litex work

allow individual unit tests to be named in test_issuer.py

always store full memory state (including zeros)

added get_mem

update comments
https://bugs.libre-soc.org/show_bug.cgi?id=686#c51

moving teststate_check_regs written by klehman into openpower-isa

Split up into several derivations

wip

Include Litex dependency

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add new testcase for ompldst_multi using mmu

WIP

convert to using TestState and State after moving to openpower-isa