add vli mode to ff=5 CR ops

whoops must only be PredicateBaseRM in CROpFF5RM

add sv.cmp (ffirst-5) decode/encode asm support
* sv/trans/svp64.py needed a totally different ffirst handling
* CROpFF5RM needs to derive from FFPRRc0BaseRM and PredicateWidthBaseRM

slightly different crops failfirst mode bits

add sv.cmp and try fail-first test_pysvp64dist.py

remove complaints about standard Cray-style Vectors for the past 40 years
being able to have VL set to zero dynamically at runtime.
it is not appropriate to have complaints about 40-year-old standard
canonical behaviour of Cray Vectors in source code comments

VL=0 being set dynamically at runtime based on an algorithm input
sets the operations to nop because that is expected behaviour.
to not have VL=0 would be catastrophically inconvenient: it would
require either Illegal-Instruction traps to be raised, or Condition
Codes to be set and followed up with instructions to test and
branch for the dynamic condition when RA was zero, or to pre-test
for RA or CTR pre-being-zero prior to entry into a loop.

Data-Dependent Fail-First would become irrevocably damaged as well
as it is possible for VL to be set to zero at that time (first
test fails)

sv.bc would also be irrevocably damaged as it would no longer
be possible in VLSET mode to have VL become truncated to zero
dynamically based on a Condition Code.

in all it is pretty catastrophic to the entire Cray-Vector paradigm
and would severely damage SimpleV to disallow VL=0 purely for
arbitrary "convenience"

comments for why preinc is called for svstep

comment out selectableint getitem logs

skip svstate_pre_inc on svremap
should not be needed

no svstate instruction

svstep calls SVSTATE_NEXT so needs svstate_pre_inc
setvl no longer calls SVSTATE_NEXT so does not

remove special case from setvl calling SVSTATE_NEXT,
only accessible through svstep now

replacing setvl-svstep with just svstep

replacing setvl-svstep with just svstep

replacing setvl-svstep with just svstep

comments

comments

minor cleanup in ISACaller on result handling
create a dictionary matched with output reg names, adapt handle_carry
handle_overflow etc. to use it. mostly

simplify ISACaller execute_one

simplify setting default SVSHAPE SPRs to zero

increase pcdec. output compression by skipping impossible codes

prefix codes tests pass

no need for ctr mode on sv.bc

ctr mode not needed, just use unconditional CTR dec

set srcstep/dststep to zero in StepLoop (ISACaller) at loopend
see if a different style of looping can be used

add sv.bc vlset-inverted test

comments/variables-cleanup

add sv.bc vlset-inverted test
this one inverts all the logic (some instead of all, LE instead of GT,
VL-truncate if FAIL)
and thus can swap the success-fail branch point.  avoids one branch in loops

add sv.bc/vs - VLset - test. truncates VL at the vector-condition-fail point

add code-comments in variance_svp64_real.s on how to use sv.bc/ctr/all

add new sv.bc CTR-loop test, subtracts VL from CTR

whitespace

use regs variables in get_predint

comments

fix pcdec. assembly -- merge into va_form() since it's no longer VA2-form

fix pcdec.'s form

rewrite pcdec. pseudocode to work better for JPEG

the pcdec. unittests aren't updated yet

add lookup table generation for JPEG decode

allow logging function to be overridden for Mem.log_fancy

convert svp64 bigint unittests to use TestAccumulatorBase

finish changing to use adde, not addeo for bigint add

sv.adde not sv.addeo

destination for maddedu and divmod2du for RS defaults to RC for scalar

wowser, complex. implementing maddedu implicit RC/RS rules.
still TODO
    <!-- bit 8 of EXTRA is clear: RS.[s|v]=RT.[s|v]+MAXVL
    <!-- bit 8 of EXTRA is set  : RS.[s|v]=RC.[s|v]
actually it is currently "if RC is scalar then RS=RC" which is more
sensible

add carry-roll-over-vector-mul-with-add (!) unit test
test_caller_svp64_bigint.py
https://bugs.libre-soc.org/show_bug.cgi?id=937

comments

add shift-left and shift-right scalar-to-vector tests

update iterators in ISACaller, not used yet

rename madded->maddedu for consistency with PowerISA maddhdu instruction

rename divrem2du->divmod2du for consistency with PowerISA mod* instructions

add bigint tests and fix madded pseudocode

add bigint ops

fill out dsld/dsrd pseudocode

add missing DRAFT comment

fix test_minor_30

format code

clean up bigint instruction naming

remove unnecesary commented code

add unofficial and comment2 fields to minor_31.csv

srcstep

rename iterators init function

redundant comment

split out svstate update in ISACaller

move failfirst check to separate function in ISACaller

new revision of dsld

add double-sld pseudocode, first draft

add limit argument to MASK() helper

add Z23 shift-mode fields.txt

bugfix reset remaps and get subvl early

comments on horizontal-or

make matrix horizontal-remap example more generic

add horizontal-or-reduction example that thoroughly abuses the way
that Matrix REMAP works, ignoring the B Matrix entirely

whoops VL incorrect in svshape markdown RTL for matrix REMAP

extracting demo JPEG bitstream works

add unpack predicated unit test

hack to check skipping on predicate being all-zero.
HOWEVER... this will not work on sv.branches

sort out predicate loop-skip on pack/unpack

adapt loops to include predicate-mask skipping in ISACaller
currently not working, investigating (disabled for now)

fix typo

comment out more debug messages and reference C function

comment out debug messages

Working version of VP8 DCT4x4 in SVP64

remove unused prototypes

add WIP jpeg decoder demo

this includes a tiny test jpeg that's <2kB, so should be fine to be in git.

add more tests and fix missing corner case

pcdec.: change CR0.eq to be early-stop-needed to fit with data-dependent fail-first

add checks for pcdec. once=1

more cleanup after swapping RA/RB for pcdec.

clean up after lkcl swapped RA/RB for pcdec.

skipping on maskedout elements de-restricted when substep zero
makes predicate skipping work in pack mode

add first predicate-mask test of pack/unpack
https://bugs.libre-soc.org/show_bug.cgi?id=871

get pack/unpack tests to use sv.ori to copy sequence 01234567
https://bugs.libre-soc.org/show_bug.cgi?id=871

finally got pack/unpack working
https://bugs.libre-soc.org/show_bug.cgi?id=871

code-morph on loop-end detection in ISACaller
there is a bit of a problem in Pack/Unpack in that the end-of-loop
detection is overrunning.

explicit test of src/dststep end-condition in ISACaller iterators

swap RA/RB so that RA|0 is used not RB|0
RB|0 would need a new flag to be passed down to ALUs in HDL

fix variables in memory copy

comment out debug dumps

Fixed SVP64 implentation

remove functions as not relevant for this test