another major bug, CacheTagArray valid was only 1 bit not NUM_WAYS

tidyup: move hit_set to DCachePendingHit in dcache.py

dcache.py tidyup

rename dtlb to dtlb_valid and tidyup
remove dtlb argument (not needed) because dtlb_valid is now localised
to DTLBUpdate Module

also put in some code-comments

convert TLBArray to TLBValidArray
(because PTE and TAG are now each in a Memory)

convert DTLBUpdate to use a pair of Memorys
one for PTEs and one for TAGs

more signals local to DTLBUpdate

more signals local to DTLBUpdate

update DTLBUpdate to reflect internal API now

ooo nasty bug.  used tlb_hit.way instead of tlb_hit.valid

move DTLB Tags/Valids/PTEs into DTLBUpdate module
drastically simplifies DCache graphviz and also makes it clear that
TLBs have to be a Memory SRAM

start moving TLBArray into DTLBUpdate

PLRUs were selecting an output index, only one selected
therefore move the selection from the PLRUs into the module.
simplified

repeated copies of read/write addr/sel to Cache SRAMs
moved rd/wr addr/sel outside of loops, only creates one MUX set now

move bank of PLRUs to their own submodule in both dcache.py and icache.py

code-comments

use binary-to-unary encoders in dcache.py

global (one) do_read signal in cache_rams dcache.py

use one-hot binary-to-unary in dcache.py

use i_in.req to gate hit_way via Decoder in icache.py

use Decoder (binary-to-unary) in icache.py to deal with CAM creation

use unary encoding (one-hot) for replace_way hit_way etc.
otherwise it produces binary CAM-compares

code-comments

whitespace and minor cleanup of D-Cache

more use of TLBHit Record in D-Cache

correct tlb_hit_way and index sizes, use TLBHit Record in D-Cache

use TLBRecord in D-Cache for which TLB is selected

split out TLBRecord, correct number of valid bits

use Record in DCache for TLB

use Record in D-Cache Cache Tags

whitespace

use Record for I-Cache Cache Tag/Valid

whitespace

use Record for ICache TLB

sorting out test_mmu_dcache.py to use wb_get

convert icache.py to standard wishbone Interface

fake up wishbone stall signal in icache.
same thing is done in dcache

fix icache row store issue

using same tag/row functions as in dcache.py

more signal sizes in icache.py

incorrect Signal sizes in icache.py,
e.g. using NUM_WAYS instead of WAY_BITS

sorting out icache.py, used to work

remove redundant code

add I-Cache standard bus (not used yet)

remove yet another duplicate copy of wb_get, possible (again) due to
adding wishbone standard interface to D-Cache

replace yet another duplicate copy of wb_get, possible after renaming
the D-Cache wishbone bus

wishbone bus convert on dcache

correct import of wg_get function

remove yet another duplicated copy of wb_get and add some better
testing in misaligned mmu test

rename function which needs replacing

should have been using common version of wb_get, not 8 duplicates

should not have been duplicating wb_get function in 5 places

get test_mmu_dcache.py working again

remove wb_get, should not have been duplicated

remove wb_get, should not have been massively duplicated. moved to openpower-isa

fix return results from pi_ld

wark-wark, broke mmu with removing rin.  reverted

fixed wait_addr to exit immediately on exception

tidyup, comments

tidyup mmu

sigh in MMU FSM use direct access to ldst.dar/dsisr for OP_MFSPR
and likewise to mmu.

remove DAR from PortInterface (where is the data going? there is no place
to put DAR if transmitted over PortInterface? what receives it? nothing

stop using dar_o from PortInterface, get DAR directly from LoadStore1

put DSISR and DAR publicly accessible in LoadStore1
these should ONLY be READ, NOT written to

whoops fix up exception happened if alignment triggers from LoadStore1
set_wr_addr or set_rd_addr

fix pi_st which should not be trying to wait for the address
when an exception occurs.
TODO: fix wait_addr so that it exits if an exception occurs

fixing DAR updating from exceptions

whoops

MMU lookup DSISR load bit inverted in LoadStore1

store DAR in LoadStore1

not busy if excrption occurs on MMU_LOOKUP in loadstore.py

add means to update dsisr from MMU FSM. TODO: add a back-communication
to allow LoadStore1 to update a copy of dsisr in the MMU FSM

priv_mode/virt_mode are set in the request, which is passed through
to the MMU, via the PortInterface "pr" parameter.

MMU should not itself be attempting to set d_in.priv_mode/virt_mode

this fixes case_5_ldst_exception

in loadstore.py set align_intr from request which comes from PortInterface
misalign, set it globally rather than from latched copy ldst_r

driver conflict on priv_mode and virt_mode, do not understand right now,
commenting them out in loadstore.py

fix up test_loadstore1.py

numerous things:
1) pi_ld and pi_st now return the exception information (full status)
   because pi_ld and pi_st both reset the PortInterface: once that
   happens the exception information is DESTROYED... therefore the
   exception information MUST be obtained INSIDE pi_ld and pi_st

2) cleanup of whitespace

3) added some (probably unnecessary) yields in between LD/ST in the
   exceptions test, to make the gtkwave output clearer

4) fixed the exceptions test and enabled it by default, now

in loadstore.py, when an exception is done or if the FSM
is done, reset back to idle and indicate "not busy"

fix PortInterfaceBase

* setting busy latch LOW on exception is not ok: this creates a
  combinatorial loop
* setting st_done permanently was a bug, it left st_done permanently HI
* setting st_done when an exception is raised was also a bug

fix up LDST test functions pi_ld and pi_st to respect timing
(combinatorial setting followed by test followed by immediate unsetting
is *not* ok.  it has to be set WAIT (yield one clock) and *then* clear)

added a simulation function get_exception_info() which returns a
LDSTExceptionTuple containing the yield()ed exception information
reason: at the time that the exception was raised, THAT is when
the exception information must be obtained.  by the time that
the LDST port is_ld_i/is_st_i is lowered, that is far too late

whitespace

add misaligned ld/st to trigger an exception

comment out dsisr and dar in mmu FSM for now

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

cleanup test_compldst_multi_mmu.py

add a bitvector remap function, the plan is to use it to reduce the size of
regfile bitvector hazards

fix test_random in test_loadstore1

use new namedtuple in core when calling regspec_decode()

add module parameter to regspec_decode and therefore to get_byregfiles
as well

remove bitmanip fu cuz ternlogi (the only instruction implemented so far) is in shiftrot instead

add ternlogi to shiftrot

format code

stack of changes to MultiCompUnit to speed it up
a lot of comb settings were changed to sync as a hack-experiment
when TestIssuer (ls180) was being developed, to try to speed up ECP5
timing.  those need reverting to reduce latency

experimenting with option to shorten MultiCompUnit delays

create single-stage ALU pipeline, shorten latency on in-order core

allow MultiCompUnit to set read and write latches to run on sync or comb

FunctionUnitBaseMulti which derives from ReservationStations2
*requires* the muxid to be set for each RS.  these can be set
combinatorially no problem, to indicate to ReservationStations2 where
to route the data after it pops out the end of the "real" ALU
without these muxids being set everything is royally screwed

better name for read latch in core.py

use m.submodules[name] instead of getattr

remove redundant / mis-named variable in core

code-comments