add elwidth overrides on Indexed REMAP, 8-bit example. reduces reg usage

add elwidth overrides to get_idx_out2

fix format in debug log

forgot to add offset on GPR() get

add elwidth overrides on destination (write) in ISACaller.
first two unit tests pass (sv.add/ew=8, sv.add/ew=32)

split out base,offset in register decoding for elwidth overrides to work
previously, calculating the register number was fine, it was straight
64-bit reg indexed.  however elwidths are *part-way* through registers
(packed) so need to compute the reg differently

add 8-bit elwidth alu svp64 case

add rfscv to major_19.csv, add test_pysvp64dis.py unit test

drat

add sc and scv support after moving from major.csv to extra.csv
this now involves a laborious brute-force search looking for anything
with an extra.csv path, in order to prioritise the (full) 32-bit
pattern-match over e.g. MAJOR XO=17.
attn should also work (but currently does not, no idea why, possibly
because it should actually be in major.csv?

vector name "RSp" not recognised in sv.stq, added as example

add stq to CSV files and unit test to test_pysvp64dis.py

separate out DQ and DS to separate custom_immediates
D was unhappy about being a custom_field as an immediate.
better: create SignedImmediate class deriving from ImmediateOperand

use new base-class EXTSOperand, derive from ImmediateOperand

convert TargetAddrOperand to base class EXTSOperand
(about to do DQ/DS operand)

add lq and CONST_DQ

restore tests, accidentally disabled

add CY operand to fields.txt, in Z23-Form
(missing from Power ISA v3.0B and v3.1 spec!)

add XER bits to register enums

add addex to csv and sv_analysis db. also needs CryIn.OV enum
added quick test_pysvp64dis.py test too

misnamed instruction, lfiwzx

more work on inssort. add useful reg-dump in ISACaller

nope.  failfirst needs to always save the result, but truncate VL *after*.
https://bugs.libre-soc.org/show_bug.cgi?id=936

fix fail-first to exclude failed element in VLi=0 mode

sort out CROPs fail-first in ISACaller.  needed to take a copy of CR
for when sv.cmp (and other pseudocode) *overwrites* CR and it needs
restoring (when VLI=0).  also needed to identify 3-bit and 5-bit
ffirst mode, and extract bottom 2 bits of BF

make fail-first cope with sv.cmp which uses CR[BF]

add insert sort svp64 test

search for BF in registers to over-ride Vector lookup into CR Register
CR[32+BF...] is used, so it is more complex

starting to add sv.cmp support and failfirst, had to add
SVMode to SVP64RMModeDecode to identify the different RM modes first

add PredicateBaseRM decode to CR Ops Simple mode as well as ff=3-bit

add vli mode to ff=5 CR ops

whoops must only be PredicateBaseRM in CROpFF5RM

add sv.cmp (ffirst-5) decode/encode asm support
* sv/trans/svp64.py needed a totally different ffirst handling
* CROpFF5RM needs to derive from FFPRRc0BaseRM and PredicateWidthBaseRM

slightly different crops failfirst mode bits

add sv.cmp and try fail-first test_pysvp64dist.py

remove complaints about standard Cray-style Vectors for the past 40 years
being able to have VL set to zero dynamically at runtime.
it is not appropriate to have complaints about 40-year-old standard
canonical behaviour of Cray Vectors in source code comments

VL=0 being set dynamically at runtime based on an algorithm input
sets the operations to nop because that is expected behaviour.
to not have VL=0 would be catastrophically inconvenient: it would
require either Illegal-Instruction traps to be raised, or Condition
Codes to be set and followed up with instructions to test and
branch for the dynamic condition when RA was zero, or to pre-test
for RA or CTR pre-being-zero prior to entry into a loop.

Data-Dependent Fail-First would become irrevocably damaged as well
as it is possible for VL to be set to zero at that time (first
test fails)

sv.bc would also be irrevocably damaged as it would no longer
be possible in VLSET mode to have VL become truncated to zero
dynamically based on a Condition Code.

in all it is pretty catastrophic to the entire Cray-Vector paradigm
and would severely damage SimpleV to disallow VL=0 purely for
arbitrary "convenience"

comments for why preinc is called for svstep

comment out selectableint getitem logs

skip svstate_pre_inc on svremap
should not be needed

no svstate instruction

svstep calls SVSTATE_NEXT so needs svstate_pre_inc
setvl no longer calls SVSTATE_NEXT so does not

remove special case from setvl calling SVSTATE_NEXT,
only accessible through svstep now

replacing setvl-svstep with just svstep

replacing setvl-svstep with just svstep

replacing setvl-svstep with just svstep

comments

comments

minor cleanup in ISACaller on result handling
create a dictionary matched with output reg names, adapt handle_carry
handle_overflow etc. to use it. mostly

simplify ISACaller execute_one

simplify setting default SVSHAPE SPRs to zero

increase pcdec. output compression by skipping impossible codes

prefix codes tests pass

no need for ctr mode on sv.bc

ctr mode not needed, just use unconditional CTR dec

set srcstep/dststep to zero in StepLoop (ISACaller) at loopend
see if a different style of looping can be used

add sv.bc vlset-inverted test

comments/variables-cleanup

add sv.bc vlset-inverted test
this one inverts all the logic (some instead of all, LE instead of GT,
VL-truncate if FAIL)
and thus can swap the success-fail branch point.  avoids one branch in loops

add sv.bc/vs - VLset - test. truncates VL at the vector-condition-fail point

add code-comments in variance_svp64_real.s on how to use sv.bc/ctr/all

add new sv.bc CTR-loop test, subtracts VL from CTR

whitespace

use regs variables in get_predint

comments

fix pcdec. assembly -- merge into va_form() since it's no longer VA2-form

fix pcdec.'s form

rewrite pcdec. pseudocode to work better for JPEG

the pcdec. unittests aren't updated yet

add lookup table generation for JPEG decode

allow logging function to be overridden for Mem.log_fancy

convert svp64 bigint unittests to use TestAccumulatorBase

finish changing to use adde, not addeo for bigint add

sv.adde not sv.addeo

destination for maddedu and divmod2du for RS defaults to RC for scalar

wowser, complex. implementing maddedu implicit RC/RS rules.
still TODO
    <!-- bit 8 of EXTRA is clear: RS.[s|v]=RT.[s|v]+MAXVL
    <!-- bit 8 of EXTRA is set  : RS.[s|v]=RC.[s|v]
actually it is currently "if RC is scalar then RS=RC" which is more
sensible

add carry-roll-over-vector-mul-with-add (!) unit test
test_caller_svp64_bigint.py
https://bugs.libre-soc.org/show_bug.cgi?id=937

comments

add shift-left and shift-right scalar-to-vector tests

update iterators in ISACaller, not used yet

rename madded->maddedu for consistency with PowerISA maddhdu instruction

rename divrem2du->divmod2du for consistency with PowerISA mod* instructions

add bigint tests and fix madded pseudocode

add bigint ops

fill out dsld/dsrd pseudocode

add missing DRAFT comment

fix test_minor_30

format code

clean up bigint instruction naming

remove unnecesary commented code

add unofficial and comment2 fields to minor_31.csv

srcstep

rename iterators init function

redundant comment

split out svstate update in ISACaller

move failfirst check to separate function in ISACaller

new revision of dsld

add double-sld pseudocode, first draft

add limit argument to MASK() helper

add Z23 shift-mode fields.txt

bugfix reset remaps and get subvl early

comments on horizontal-or