move part_sig_add name

run alu_hier.py instead of alu.py (works)

remove clock

remove clock, use rename on clk in settings

 increase etesian, set clock to clk

use simpler alu rather than alu_hier

add clocks and reset and add alu.py as well

replace part_sig_add with simpler design

add alu_hier.py example

replace VLOG with ILANG

start running and debugging

try symlink to mk fragments

remove whitespace

yosys example makefile

add synthesis-yosys.mk with ilang substituted

first example code

first empty commit