add $Display of oper_r.msr in LDSTCompUnit

whitespace

morph regfiles to add hazard vector make_vecs function

add fetch of MSR in LD/ST pipe_data

add debug output for msr_pr

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

test testcase for exception

make core busy_o part of the CoreOutput data structure
the FSM TestIssuer can use this to detect not to send anything to it
and the InOrderIssuer can safely ignore it as long as it takes care
of RaW hazards

add a "fu_found" signal to core, which allows for an indicator that
no Function Unit (no Reservation Station) is currently available for this
instruction

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

test_issuer_mmu.py: add case_5_allsprs

add core instruction-issue PriorityPickers

this got more complicated than expected.  it should have been dead easy:
* identify each type of ALU (Logical, Shift, Mul)
* create a list per type of ALU of all Function Units providing that Function
* create a PriorityPicker for each type of ALU
* pick one
* shove that into the "issue" of the picked Function Unit.

where that went wrong was nothing to do with issue, it was to do with the
selection of the register files.

a return result from connect_instruction is a dictionary of "enabled"
bits, one per FU, giving permission for that FU to perform read/write
access to regfile ports.

however with the fu_bitdict changing from "continuously-enabled" over
to "single-pulse indicating issue", the read/write ports were no longer
requested.

to fix this, an *additional* dictionary was created: fu_selected, which
has the OR of the FU issue *and* the FU "busy" signal, which will be
HI for the whole time that the FU is active (even including the first
issue cycle: normally busy_o only goes active one cycle *after* issue
is blipped)

thus in theory, although in practice it will not happen, the read/write
ports could be requested immediately the instruction is issued.

comments

core.py: create a dictionary of lists of Function Units capable of
dealing with a particular instruction (by power_enums Function: ALU, MMU, DIV
LOGICAL etc.)

create function core conect_satellite_decoders
just moving code from elaborate to make it clearer

add cancel in to alu_ok / alu_valid in LDSTCompUnit

rename LDSTCompUnit cancel to canceln (because it is active low)

whoops must remember to do rdmaskn on LDSTCompUnit as well

remove unit test that is unfinished

shorter way of getting FU busy signals

MultiCompUnit fixed to not need rdmask to be sustained indefinitely
only needs to be set on input (when issue is raised)

in MultiCompUnit, put rdmaskn into src latch rather than OR in src release
this allows rdmaskn to be set just once rather than left permanently
on.  but, it does mean that the internal src register latches end up
having the wrong (previous) output, which then bleed through into
ALUs.

to stop that, the src data latches are all set to zero if the CompUnit
is not busy

mmu unit test working again

remove unused variable

code comments

comments

remove issue_i from core, use i_valid instead to decide when to issue
converting core to Pipeline API

move "exception happened" detection from TestIssuer to Core

use p.i_valid in core instead of explicit signal ivalid_i
converting core to Pipeline API

use Pipeline API o_ready instead of explicit core busy_o signal
converting core.py to Pipeline API

convert core.py to Pipeline API, deriving from ControlBase

remove unneeded imports

move simple core input and output data to in/out data structures

make FSMDivCoreStage properly conform to Stage API
added ispec and ospec functions, no need to explicitly set
self.p_i_data and self.n.o_data because that is the job of the Stage API

add hazard vectors to Regfiles
the reason for adding it to Regfiles is because both In-Order and OoO
need global hazard vectors.

in the case of In-Order the hazard vector bits are set directly by the
Issue Engine.

in the case of Out-of-Order the vector bits are set by way of an
amalgamation (Great Big Or Gate) of the columns from the DMs

in either case the vectors are needed, so might as well be added to Regfiles

add quick test of regfiles to output rtlil

switch over to single-entry (num_rows=1) ReservationStation2 based
MultiCompUnit

this is effectively identical to FunctionUnitBaseSingle behaviour except
that now there is the possibility of increasing the number of rows
(number of "fronts" to the ALU) to 2 or greater

DIV FSM, Trap and SPR as well as LDST have been left alone

for some reason mul test cases had not been added to test_issuer

adding an FSM-based MultiCompUnit test (does not work yet)

remove some of the uses of wrmask (redundant)
https://bugs.libre-soc.org/show_bug.cgi?id=742

in MultiCompUnit, wrmask is the amalgamation of the incoming "data ok"
signals from an ALU.  ALUs are given the *option* to write to registers:
they are not told, "you absolutely have to write to this register"
but of course for Hazard purposes, the MultiCompUnit has to be told
to "hold" off the write until such time as the ALU can determine whether
it has anything to write

it _should_ now be possible for the ReservationStation version of
FunctionUnit to use combinatorial-setting of write data+ok

update test_issuer_mmu.py testcase, add needed debug outputs

tlbie, mtspr and mfspr test cases

add mmu/dcache unit test

use ReservationStations2 (disabled for now)

write-ok is expected to stay valid *after* being set,
working out what is going on here

add name to write pick on core

fix missing naming ready_i -> i_ready

cleanup fsm

loadstore.py: add Display statement on SPR change

add first tlbie test case

WIP testcase for TLBIE

mmu fsm: symbols have been renamed

hack to fix UnusedElaboratables in src/soc/fu/mmu/test/test_pipe_caller.py

add test_compldst_multi_mmu_fsm.py

add beginnings of FunctionUnitBaseMulti
uses ReservationStations, which is where we find that Fan-In and Fan-Out
in ReservationStations is completely broken.  deep joy.

hack: resolve DriverConflict in src/soc/fu/mmu/fsm.py

test_issuer_dcache.py: cleanup

code comments for core

update unittest for dcbz

compldst_multi.py: fix reset on dcbz

write_vcd - add missing file extension

loadstore.py: add debug output for dcbz

update unit test

compldst_multi.py: handle dcbz

test_compldst_multi_mmu.py: verify dcbz result, add debug outputs

fix unittest test_compldst_multi_mmu.py (load now returned byte previously stored)

test_compldst_multi_mmu.py: use nmigen.back.pysim

test_compldst_multi_mmu.py: use nmigen.compat.sim

replace PartitionedSignal with SimdSignal

nix: Remove outdated comment about license

Merge branch 'pr' from nix-soc

comments for test_runner

added comment to teststate

cleanup test_compldst_multi_mmu.py

refactoring test_compldst_multi_mmu.py

update test_compldst_multi_mmu.py to use pagetables

move pagetable to external file

add wishbone driver for test_compldst_multi_mmu.py

update test_compldst_multi_mmu.py

src/soc/experiment/compldst_multi.py: update signal names in load()

use LoadStore1 and DCache in test_compldst_multi_mmu.py

more cleanup on pimem.py

whitespace

remove redunant pi_dcbz

an extra dcbz parameter in all six places

have to remove dcbz from pimem.py entirely

commented-out and disabled the set_dcbz_addr function, it is the wrong
approach.

it is much better to add an extra parameter to set_wr_addr
"dcbz".

this to be added right across all set_wr_addr functions
(6 places)

dcbz: cleanup

dcbz symbol rename

loadstore.py: add function set_dcbz_addr

update test_dcbz_pi.py test case

PortInterfaceBase: add dcbz handling

move TestRunner to openpower-isa now that it is part of the Test API
 https://bugs.libre-soc.org/show_bug.cgi?id=686
commit 5d5a1807d553985c25bdc8bf4d04aedfecddf34f openpower-isa repo

compldst_multi.py: pass dcbz to portinterface

testcase for compldst: wait for address

rename ra_needed to zero_a

update testcase for dcbz

add testcase for dcbz

add a state list for method calling

found accidental commenting-out of memory setup in HDLRunner