take out wait for busy in L0BufferCache tests

whitespace cleanup

bit of a mess, but functional.  unit test passes on "basic" L0CacheBuffer

hmmm trying to get st to acknowledge properly

add links to bugreport and to memory/cache wiki page

L0 cache/buffer first unit test, working except for one niggle

Remove request since no longer https fetches from wiki

update cr0 when rc is set

first cut at "basic" L0 Cache/Buffer (untested), only sends one LD/ST through
at a time.  demonstrates the LDST PortInterface

document PortInterface, start on "dummy" L0CacheBuffer

whitespace

better comments on rd/wr pending

move unused out of soc directory

add comments to power decoder

move TLB and iommu to unused directory

Read decoder tables from wiki submodule instead of web

add LDST PortInterface class

add CompLDSTOpSubset, contains subset of decode instruction for LD/ST

update signal in DecodeToExecute1Type is "LD/ST performs update"

experimenting with ld/st comp unit

remove out-of-date comments

comment req_done

hair-raising series of half-way-house changes which gets a mix of add/addi
working

start using records in score6600

rename MultiCompUnit

use go/rel Record in ldstcomp

fix request-done in compalu_multi

LDSTCompUnit converted, no need to special-case

convert CompALU to Record in/out

fix failure to import alu_hier

fix bug #290

add libmpfr-dev to .gitlab-ci.yml

testcase fo mulli

testcase for addis

add with carry cleanup and test case

changes to LDSTCompUnit, get score6600 working

get compldst.py unit test up and running after modifications to ALU

whoops cut/paste error, n_src used instead of n_dst on loop

import TestMemory globally not relative

convert BranchALU to temporary conformant API

half-way-house fix to get request-release signals working

attempting to get CompUnitsBase connected up

1st operation successful, 2nd still not running correctly

yield ports in dep cell

go_rd/go_wr should not be array in FU-REGs

update libreriscv submodule

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

adding WIP memory_pipe_experiment

intpick request-release bug

add with carry instructions

rename signals

delay too long

temporarily not use MultiPriorityPicker

whoops fu-fu readable / writeable output not an array

whoops src_rsel signal-copy error

whew multi rd/wr signals finally connecting

whoops not using CompUnitMulti

not using relative imports (pain in the neck)

correct-wiring of FunctionUnit src/dest

create distinct "done_o" signal

fix tests

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add memory_pipe_experiment

thoroughly broken but at least partly connected up scoreboard code
with multi-read/write signals

update group picker to be multi-level capable.  now uses MultiPriorityPicker

combine read and rd_rel to get faster response for all_read

add experimental multi-rd/wr comp unit

fix a bug in QemuController.get_register

turn experimental ALU into array-input

whoops missed for-loop on fu-reg-multi

rename multi modules

move scoreboard multi rd/wr to new folder

add multi version of memfu matrix

add scoreboard fu-fu matrix with multi gord/wr

add fu-fu multi-rd/wr dep cell

scoreboard go_wr/go_wr multi-signal

add first cut of variants that have multi-dest and multi-rd/wr flags

dep cell src2_rsel_o replaced by src_rsel_o array

spelling mistake

holy cow, decode and run instruction works!

add basic comment / docstring on program.py

test additional instructions

pass and lock immediate in

adding immediates, tracking down a bug

adding immediates, tracking down a bug

Update libreriscv to fix test_mtcrf

connect up ALU properly to pass full InternalOp subset over, MUL now works

add 2nd add instruction to see what happens (success)

eek, first cut at using POWER decoder2 in 6600 simulator, barely working
but at least working!

whoops syntax error

converting InstructionQ to use Decode2ToExecuteType
needed to convert Decode2ToExecuteType to use RecordObject

add eq_from_execute1 subset function

get CompUnitALU test running with InternalOp ALU subset

experiment morphing ALU to take subset of Decode2ToExecute1

fix 'Object is not an nMigen signal' error in test_sim.py

pass InternalOp through to CompUnit ALU

whoops realised src1/2 need to receive reg data, not reg #

use power decoder InternalOp

start using power decoder in 6600 comp units

convert power_decoder2 Data to Record-based