add OP_DCBZ to mmu fsm, needs RA to be added to MMU pipe_data

add MMU MTSPR connection into FSM

add in MMU and DCache into MMU FSM

moved PLRU to nmutil

add mmu fsm

remove more (confusing/spurious) types, should be in .pyi file

remove more (confusing/spurious) types, should be in .pyi file

remove more (confusing/spurious) types, should be in .pyi file

removed (confusing/spurious) types, should be in .pyi file

add MMU FunctionUnit

mmu uses RB, go with it

add OP_TLBIE

add mmu initial pipe_data.py

add extra "modes" to PortInterface

syntax error correction

add inline comments into icache.py

icache.py add missing funciton bodies, add missing return statment, fix
variable names, fix typos

increase TLB_NUM_WAYS to 4

vhdl conversion not really working for plru

add array signal names

rename plru input

rename plru input

reorg mmu lookup test so it is called twice

TLB PLRUs are of TLB_WAY_BITS width

fix mmu perms/lookup in dcache

whitespace

remove duplicated signal

comments on icache

get rid of rst

use word_select

add mmu-dcache test

icache.py connect up all the sub-functions, fix typos and other small
errors I get running the file, hit a wall with current error so stopping for today

icache.py add parameters to 'process' functions, fix small errors

icache.py move get/read/write functions out of ICache class to top of
file under constants

icache.py copy simulation code from dcache.py, fix syntax

icache.py fix syntax, move all constants and Array/type creation
functions to top of file

icache.py fix syntax errors that occured when running python3 icache.py

dcache truncate wishbone address, store real_addr in alternative

last mmu get seems ok

whoops recursion error v.shift calculated from v.shift

more experimenting with mmu READ_WAIT state

radix tree wait error, investigating

mmu test starting to make sense

floundering around with MMU unit test, no idea what to do

mmu code-morph

code-morph, add masked function

move code to mmu_0

add example radix walk from power-gem5

MMU test

submodule update

clarify

sort out ariane PLRU, rename/clarify

minor error in plru

rename cache_valid_bits to cache_validsg

cache_valid_idx too large in dcache

whoops, cache valid array too small in dcache

more dcache debugging

missing reservation address comparison

dcache tidyup

more dcache debugging

add random dcache mem test

cache valid corrupted: fixed

adding names to array signals

whoops, indentation error

enable Display debugs

set bytesel in dcache store

separat stbs_done into ld/st

dcache load/store test

debugging dcache

wrong width for data / addr

connect up WB SRAM to dcache test

start on dcache test

missing comb +=

missing maybe_tlb_plrus

WAY_BITS not TLB_WAY_BITS

whoops new node not to be calculated at end

try to get better DTLBUpdate

simplify dcache pending

move dcache pending test to separate module

more error correction in dcache

use module for TLBUpdate

add brackets round if & in dcache

icache.py add test_icache and icache_sim derived from icache_tb.vhdl

Merge branch 'master' of git.libre-soc.org:soc

icache.py fix spelling, syntax

simplify read/write pte

eek, big sort-out of syntax errors in dcache.py, now generates .il

icache.py rearrange the code within the base class ICache

starting on dcache syntax errors

add PLRU microwatt conversion

add function calls to construct dcache

correct some errors introduced in dcache.py

add docstring for PowerOp class

more laborious line-by-line checking of dcache.py conversion
a subtype integer range 0 to NNN needs a Signal to be declared of
*log2_int(NNN)* not Signal(NNN)

icache.py complete first translation pass of icache.vhdl

add PowerDecoder explanation

bit of a mess, trying to get PowerDecode to not create empty subdecoders

subset columns for PowerDecoder - bit of a mess (done by hand)

create a special subset of Decoder Record for storing "main" decoder info
this has to store Trap info however everything else is optional

pass in state into PowerDecode2, save on eqs and wires