add test data

set reset_less=True - the data is protected by muxid.  if muxid not set,
data is invalid.  therefore reset is pointless (and wastes gates)

add missing reset_lesss

exclude stuff that is just multiplying by zero

clarify if else

add names to flags

whitespace

add comment

sort out some magic constants

remove "fail" in test

workaround issue with nmigen/yosys

add fixme

work on adding tests; test_core.py currently fails

add tests for integer and fractional division

switch algorithm in UnsignedDivRem to match FixedUDivRemSqrtRSqrt

misc code cleanups

move DivPipe(?!Core).* classes to div_pipe.py

got test_add.py running, with fpadd_state.py

add enough to "extra" exponent to cover FP64 to FP16 fcvt

fix min-range rounding

take last bit of a1 mantissa as potential sticky, not last bit of z

duplicate FPRound inside fcvt

fix nan and 1-rounded case in fcvt

pass through exponent extra bits so that normalisation works on 32-to-16 cvt

fix overwrite issue in FPBase create

sorting out fcvt

add extra regression for fpmul

fix fcvt to work with new InputTest and pspec

whoops no e_start-1 in fpnum decode

example of how to use opkls to create something more than op=Signal()

allow pspec to specify the class of FPPipeContext.op

big (single-purpose) update: move width arg into pspec

indent

more comments....

move Base eqs to separate mixin class

reorg and add in more TODO pointers for DivPipe*Stage blocks to be added

add inheritor classes to create DivPipe*Data

add rest of DivPipeCore

add in more comments

add FPPipeContext/FPNumBaseRecord import

all modules need to carry an output bypass plus a context (muxid, optional "op")

remove of from div0

add comments on where DivPipeCoreSetupStage would be used

identify points where DivPipeCore*Data is needed

fix up setup and process functions

link in to setup/process

add DivPipeCoreSetupStage

split out InputTest random capability

debugging fcvt

add some regression tests (commented out)

dont pack into v, get actual s/e/m

begin debug of fcvt

add fcvt first version

implemented FixedUDivRemSqrtRSqrt

hopefully fix test errors when using nosetests3

implement FixedRSqrt

fix comments

implemented FixedSqrt

workaround bug in use of ArrayProxy iteration / assignment

add comment

replace FPBaseData with FPPipeContext class name

big convert g/s/r mid --> muxid

convert fpdiv to pspec

use new FPBaseData as a "spec" (context), initialised with a dict (pspec)

add operand down pipeline chain

found 64-bit MUL bug too

implement fixed_rsqrt

implement fixed_sqrt

added tests for rest of Fixed

add more tests

update comment

add comments

comments

add diagram explaining chain / pipe relationships

update comments

non-begin, non-end mode involves FPDivStage0Data

put in place infrastructure for dropping in INT div unit

number of combinatorial stages specified as an argument to FPDivStages
start mode does initial conversion from pre-normalised format
not-start and not-end mode inputs Q/Rem data and outputs Q/Rem data
end mode converts Q/Rem data to format needed for post-normalisation

fix names

add Fract class

integer division algorithm works

add comments

add comments on parameters

add comments on parameters

add comments on parameters

quick debug session on FP div stub pipeline

put in TODO divstages list

whoops missed a cookie-cut rename

add div1 and div2 cookie-cut with TODO messages

add cookie-cut div0.py pipeline stage class

add comment, link to bugreport

add cookie-cut FPDIV

add cookie-cut test_fpdiv_pipe.py

add cookie-cut fpdiv pipeline.py

remove unneeded imports

add fpdiv specialcases

move comment

got fpdiv FSM operational

bug, 0xe225 0x8181 0x249f returns 0x249e

fpmul specialcase, nan x nan returns 0 nan

get fp mul pipe working using new FPNumBaseRecord