include SPR.TB in SPR FU

add bitmanip tests

add CommonPipeSpec.__getattr__ to forward attributes from parent_pspec

replaces CommonPipeSpec.draft_bitmanip

add parent_pspec everywhere

make argv handling more flexible

format code

got fed up of staring at magic constants in the MMU
created a Record RPTE from v3.0C Book III p1016 section 7.7.10.2
to interpret the page-table leaf entries in words/features rather than
magic offsets

add special pagetable to ifetch_invalid with execute perms barred

do not try priv_mode on the instruction fetch (not needed)

add an example pagetable where executable permission is barred

begin working on _test_loadstore1_ifetch_invalid() inner function

more work on test_loadstore1_ifetch_invalid()

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add skeleton for test_loadstore1_ifetch_invalid()

check that no exception occurs in the virtual-memory-instruction-fetch

add OP_FETCH_FAILED to MMU Function Unit

make LoadStore1 intsr_fault a "captured flag" - strictly speaking
there should be separate FSM states for MMU_LOOKUP_ICACHE but hey

remove MSR and add CIA to MMU Input Record

add instr_fault to LoadStore1 FSM
this includes stopping LoadStore1 from processing (accepting)
incoming LDST operations via its PortInterface

add new PortInterfaceBase external_busy() option
this allows e.g. instruction fault to stop LD/STs from being accepted

add comment about draft instructions

account for Mock absurdities

complete the i-cache fetch through the MMU, including doing an
instruction-side TLB lookup

set separate "iside" signal in LoadStore1 to not confuse it
with instr_fault (exception flag).  starting to experiment getting
instruction-side MMU requests to trigger

start extending icache loadstore test

whoops another serious error in the CacheTagArray
valid is of length NUM_WAYS not 1

add first i-cache fetch (non-virtual), no MMU lookup, copied unit
test from basic one in soc/experiment/icache.py

code-comments

add in I-Cache into LoadStore1 - presently unused - so as to start on
a unit test (test_loadstore1.py).  this is not a normal place to start,
but I-Cache links cross-wise into so many other dependent areas that
it is quite tricky

add discussion links and bugreport

invert mmureq statements

submodule tidyup

make bitmanip operations conditional on pspec.draft_bitmanip

format code

move rotator mode assignments as requested by lkcl

format code

tidyup, comments

debug print

another major bug, CacheTagArray valid was only 1 bit not NUM_WAYS

tidyup: move hit_set to DCachePendingHit in dcache.py

dcache.py tidyup

rename dtlb to dtlb_valid and tidyup
remove dtlb argument (not needed) because dtlb_valid is now localised
to DTLBUpdate Module

also put in some code-comments

convert TLBArray to TLBValidArray
(because PTE and TAG are now each in a Memory)

convert DTLBUpdate to use a pair of Memorys
one for PTEs and one for TAGs

more signals local to DTLBUpdate

more signals local to DTLBUpdate

update DTLBUpdate to reflect internal API now

ooo nasty bug.  used tlb_hit.way instead of tlb_hit.valid

move DTLB Tags/Valids/PTEs into DTLBUpdate module
drastically simplifies DCache graphviz and also makes it clear that
TLBs have to be a Memory SRAM

start moving TLBArray into DTLBUpdate

PLRUs were selecting an output index, only one selected
therefore move the selection from the PLRUs into the module.
simplified

repeated copies of read/write addr/sel to Cache SRAMs
moved rd/wr addr/sel outside of loops, only creates one MUX set now

move bank of PLRUs to their own submodule in both dcache.py and icache.py

code-comments

use binary-to-unary encoders in dcache.py

global (one) do_read signal in cache_rams dcache.py

use one-hot binary-to-unary in dcache.py

use i_in.req to gate hit_way via Decoder in icache.py

use Decoder (binary-to-unary) in icache.py to deal with CAM creation

use unary encoding (one-hot) for replace_way hit_way etc.
otherwise it produces binary CAM-compares

code-comments

whitespace and minor cleanup of D-Cache

more use of TLBHit Record in D-Cache

correct tlb_hit_way and index sizes, use TLBHit Record in D-Cache

use TLBRecord in D-Cache for which TLB is selected

split out TLBRecord, correct number of valid bits

use Record in DCache for TLB

use Record in D-Cache Cache Tags

whitespace

use Record for I-Cache Cache Tag/Valid

whitespace

use Record for ICache TLB

sorting out test_mmu_dcache.py to use wb_get

convert icache.py to standard wishbone Interface

fake up wishbone stall signal in icache.
same thing is done in dcache

fix icache row store issue

using same tag/row functions as in dcache.py

more signal sizes in icache.py

incorrect Signal sizes in icache.py,
e.g. using NUM_WAYS instead of WAY_BITS

sorting out icache.py, used to work

remove redundant code

add I-Cache standard bus (not used yet)

remove yet another duplicate copy of wb_get, possible (again) due to
adding wishbone standard interface to D-Cache

replace yet another duplicate copy of wb_get, possible after renaming
the D-Cache wishbone bus

wishbone bus convert on dcache

correct import of wg_get function

remove yet another duplicated copy of wb_get and add some better
testing in misaligned mmu test

rename function which needs replacing

should have been using common version of wb_get, not 8 duplicates

should not have been duplicating wb_get function in 5 places

get test_mmu_dcache.py working again

remove wb_get, should not have been duplicated

remove wb_get, should not have been massively duplicated. moved to openpower-isa

fix return results from pi_ld

wark-wark, broke mmu with removing rin.  reverted

fixed wait_addr to exit immediately on exception

tidyup, comments

tidyup mmu

sigh in MMU FSM use direct access to ldst.dar/dsisr for OP_MFSPR
and likewise to mmu.

remove DAR from PortInterface (where is the data going? there is no place
to put DAR if transmitted over PortInterface? what receives it? nothing