Decode and fetch integer predicate registers

Fix typo

Add unique name to decoded predication signals

Revert removal of *.value from Enums

Fix syntax

more TODO comments

add for-loop pseudocode for CR predicate mask reading

code comments in TestIssuer

adjust syntax of SVP64 predicate test cas

naah.  back to "sv." syntax for SVP64 assembly

Start work on the predicate fetch FSM

After an instruction arrives, it will decode the SVP64 mask part
and will fetch the masks from the register files.
At the moment, it just returns the all ones mask.
The Issue FSM calls it, after receiving an instruction from Fetch, and
before entering execution vector loop.

Add predication test case, initially disabled

Directly derived from a test in test_caller_svp64_predication.py
The goal is to incrementally develop the TestIssuer FSMs, until it passes.

add override for build commands powerpc64-linux-gnu-{ENVVAR}

enable -mregnames in assembly syntax for unit tests

more pseudocode in TestIssuer

move radixmmu to unit test format

add harmless code and commented-out pseudocode for predication in TestIssuer

sort out predicate zeroing in ISACaller

attempting to add src/dest-zeroing to ISACaller

more comments for TestIssuer when adding predication

testcase for _get_pgtable_addr

decode predicate src/dest zeroing in SVP64RMModeDecode

comments for TestIssuer get_predint and get_predcr

add more pieces of predication reading puzzle to TestIssuer

cleanup TestIssuer (comments)

spelling

code-shuffle in TestIssuer, split out setting up peripherals

move duplicated code to a function in TestIssuer

more hint/comments

comments / code-shuffle

update TestIssuer comments

add comments on most likely place to put predicate mask read-firing

comments TestIssuer, add a stub FSM

add MSR PR read in RADIXMMU ISACaller

re-add auto-generated file simplev.py to gitignore
https://git.libre-soc.org/?p=soc.git;a=commitdiff;h=d3767842a2f8f66f9e3de882a36592bfa3d344b8;hp=3f8a17ca49a1cc9636b85b41b84a0a88476cbdf8

re-add nmigen-type-annotations with libre-soc url

experiment in radixmmu with returning addr_next (and some error messages)

add sv_out2 to PowerDecode and PowerDecoder2
used for 2nd write (currently LD/ST update only)

cross-reference to bug #619

add auto-generation of out2 column in SVP64RM
needed for PowerDecoder2 as well as microwatt svp64 vhdl generation

remove nmigen-type-annotations temporarily

remove nmigen-type-annotations temporarily

add option to move RS in CSV file reading, for compatibility with microwatt
decode1.vhdl;

correct comments

re-enable SVP64 ISACaller predicate tests

add ascii graphic for extsw svp64 operation

add more explanatory comments

add twin-predicated extsw SVP64 ISACaller unit test

add SVP64 dststep incrementing in PowerDecoder2, Testissuer and ISACaller

add CR-based predication to ISACaller

cleanup raduxmmu._walk_tree

create iterative mmu lookup loop

add SVP64 INT-style predication to ISACaller

add predication SVP64 unit test

add predication read ports (CR and INT)

whoops shift has to be done at same bitwidth

split out new_lookup function

link up SVP64 RM Mode decoding into PowerDecoder2

add priv and mode to RADIXMMU

add instr_fetch mode to ISACaller Mem and RADIXMMU

whitespace

add in SVP64 RM Mode decoder

radixmmu: detect badtree

add valid, leaf to loop

Use symbolic values for subfields and bits

Add subfield and bit definitions for the SVP64 RM mode field

Define and initialise the mode variable, to be used later on

Rename class so it does not clash with the enum

Fix import

add rpte bitfields valid and leaf

remove "sv." and replace with "sv" in all SVP64Asm

remove "sv." and replace with "sv" in all SVP64Asm

Activate the VL==0 loop with any SVP64 prefix whatsoever

Besides agreeing with documentation, this will ease doing the VL==0
loop entirely on the Fetch FSM, since no opcode decoding is needed.

add setvl unit test assertions, add 2nd test

get first revision setvl operational in ISACaller

add setvl-to-long converter in SVP64Asm (sigh)

add setvl unit test

update submodule to include simplev setvl

include SVSTATE in namespace, passing to ISACaller

update submodule

add setvl to decoder

autoformat code

add OP_SETVL to MicrOp in power_enums.py

add ability to set and distinguish RT=0 (RT_OR_ZERO) to OutSel enum

use PowerDecoder2.loop_continue instead of no_out_vec

remove old code

remove old code

remove old code

add more sophisticated checking of whether SVP64 loop should continue
PowerDecoder2

**FOR NOW** LD/ST relies on detection of twin-predication to determine
if it should continue looping.
this needs double-checking

decoding of svp64 reg by name has to occur after immediate is extracted
otherwise tries to identify D(RA) as a GPR which of course fails

add forgotten PO (primary opcode) field to DecodeFields

Bring a few test cases from test_caller_64.py

1) Test early out when destination is not a vector
2) Do not increment source register number for scalar operand

Test case for two successive SV instructions

This checks that SRCSTEP is reset properly between instructions.

add link of RA_OR_ZERO SVP64 detection

add detection of whether *full* 7-bit of RA is zero/non-zero
this because RA_OR_ZERO in PowerDecoder2 needs to test if the full
SVP64-extended register is zero

add in SVP64 LD/ST basic test for ISACaller

whoops sort out when svstate not active in ISACaller

whoops PIDR is defined as 32-bits in SPRs.csv (and spec)

add understanding of LDST immediates to SVP64ASM