reorg instr test issue

add back in rd-flag qualification into fn unit

bring in go_rd_i into 6600 scoreboard, on 1-clock delay

and in go_rd_i into group picker read

remove & rd_l.q, is now in group picker

add in go_rd

experiment lock out of registers in read vector

sync function unit src/dest

getting there with instruction overlapping

try random inputs

write-after-read hazard working

make global pending sync-delayed

make fn unit invert readable, however qualify with rd latch

increase counter, experiment with longer completion times

very weird: invert readable vector, cscore works

experimenting with cscore, overlapping instructions

inverted global write pend vector, on creation of readable signal,
seems to work

experimenting with score6600

experimenting with cscore

latch Function Unit registers based on "issue" signal

comb on intpick

score6600 working without FunctionUnit (using dep matrices)

sync on req_rel

return to latch on src for oper

rename intermediate signals to wr_wait/rd_wait

split out readable/writable setup

go_rd/go_wr not arrays any more

use operand latch, seems to work (6600 not cscore)

add fn-unit src/dest latch registers

make read/write-pending syncd

use signals instead of arrays

make insn_i a signal of length n_insns instead of Array

scoreboard 6600 semi-working (sync/comb issue)

remove unneeded imports

experimenting / debugging score6600

split function units (and read/write pending vectors) to separate module

split computation units to separate class

add debug prints

debugging score6600 matrix

debug score6600

dependence cell, src2 is combinatorial (latch is already synchronous)

try removing some syncs

add in function units to score6600

link function units back in to score6600

use register latching in Computation Unit

whoops, readable/writable is inverted in fu picker vector

dependency cells enable on q not qn

start connecting fu and reg dep matrices

add variant using original (ish) 6600 scoreboard

split out register decode from issue unit

derive from Elaboratable

remove unneeded imports

move code around to get set associative cache working

update cam test

update pte test

update perm validator test

remove unneeded unit test

fix imports in LFSR test

update camentry unit test

add src1/2 pending outputs

get scoreboard reasonably working

decode wrong way round on issue unit

reduce ANDing chain (using NOR) in group picker

fix logic-bug in group picker

add python simulation of alu

move sync from intpick to fn unit readable

make readable_i sync, stops infinite loop

SRLatch not used in issue_unit

add some more experimental instructions

add some more experimental instructions

disable writethru for now

disable fpissue

make SR Latch async again, make busy signal sync into issue unit

rename variable wid -> dep

make write latch sync in Function Unit

add decode out of src1 and src2 pending from FnUnit

add regfile array test

begin debugging, temporary sync on issueunit

start on unit test

connect up ALUs

whoops connect enable / data correct way round in regfilearray

add computational unit

add register file connection

add ORing of port inputs together

connect to integer global pending vectors

add intpick connections

rename rel_req to req_rel

replace go_read/go_write with go_rd/go_wr

connect issue unit to function units

start wiring up issue unit

add int fu-reg dep matrix

add names to read/write ports, add priority picker and other pieces

begin connecting units together

add nmigen alu_hier to experiment

add a variant of a regfile that has individual read/write-enable lines

add regfile.py

update layout of test_helper.py

 simplify gitignore

add extra ignore files

add IEEE754 FPU dependency