sigh use MEMORY_BASE which is at 0x0000_0000 and coincides with DRAM_BASE

shuffle addresses around a bit
* firmware ROM is at 0xff00_0000
* DRAM is at 0x0000_0000
* for no real reason if DRAM is not present at 0x0 an SRAM is added
* set the default coldboot compile-start address at 0xff00_0000

add DRAM offset into SYSCON and jump to DRAM if flash successfully
returns an offset after copy

add ELF reading to coldboot.c, move spi address to 0xf000_000
and add spi read-offset to Microwatt SYSCON

add read of SYSCON and entry for SPIFlash

up the delay-time on ddr3 reset, put loop around dram init just for fun

comment/80-char limit

Update coldboot DDR3 init firmware to work with latest gram changes

Add an asm dump with source to the coldboot makefile

Clean all files, including libgram files, when running
make clean

Enable DDR3 using a 50MHz clock on Versa 85

Move simulation HyperRAM pins off of DDR3 pins

Fix DRAM simulation commands

add QSPI support to arty_a7

allow setting individual directions on QSPI dq0-dq3

write out firmware to correct location,
adapt to 64/32 bit output

sigh put firmware.hex qspi file in correct place

increase power-on-delay for icarus sim to allow reset to occur

re-enable build of firmware in sim

disable ethmac for now, pass firmware.hex to cypress qspi model

redo start address of firmware so it can be specified -DBOOT_INIT_BASE

Fix SPI device simulation model MISO/MOSI wiring

Add 10/100 MAC pins for Versa boards and enable MAC

Tested to not interfere with main SoC in simulation,
not tested further at this point.

reduce number of params obtained on QSPI for icarus sim

got icarus verilog model of QSPI working and it returns the same FFFFFFF

whitespace cleanup

Fix Tercel QSPI master connections

Tested to work on Raptor Versa 85 custom board
in both word and byte mode.

remove {err} feature from Tercel

add err wishbone feature to Tercel

add config-dump from SPI

remove clk from spi_flash,
change cs_n to cs,
de-bork WB access with stall=cyc&~ack thing

add qspi module to arty_a7

quick-and-dirty QSPI read test

use nmigen_boards naming conventions for SPIFlash

update comments, link/setup of peripherals
(all done manually at the moment, TODO a dev-env-setup)

add TODO comments about using platform.add_resources

whitespace cleanup, 80 char limit

add patch for n25q to fix model using fork/join, should be begin/end

Add initial integration for OpenCores 10/100 Ethernet MAC

Fix instructions in comment

quick memory test increasing by power-2 each time shows all 32 mbytes of
hyperram ICs are accessible

set reset from ResetSignal not straight to 1 for HyperRAM
put correct IOPad names into HyperRAMResource for arty a7

try latency of 7 for winbond hyperram

add link to Winbond HyperRAM model

set upper CSns on HyperRAM to zero and set reset_n HI
fix CSn pin-pad names

add clock output on hyperram sim

add all 4 CSn lines for Quad HyperRAM PMOD

grr

reduce power-on-delay bits to 2 for icarus sim ecp5

remove switches from hyperram iverilog test

remove unneeded model variable

add missing ECP5 model OBZ.v and rename testbench

sort out platform IO pads for iverilog hyperram sim

add hyperram iverilog runner including s27kl0641.v model

rename ECP5 CRG, move source, remove duplicate version

up arty a7 frequency to 40 mhz

increase time for power-on-delay to 2^25 in ECP5

loop-test on hyperram read/write which needs carriage-return to activate

increase delay on ECP5 ulx3s

check ulx3s, add CRG support for ulx3s

establish power-on reset stabilisation for Arty A7 and ECP5

add hack to modify VERSA_ECP5 85F platform to speed grade 7

adding hyperram for arty a7 and also adding a workaround for some stupid issues

add microwatt hello_world source

crank A7 FPGA speed down to experiment

code-comments

fix Arty A7-100t PLL with quick demo

first cut at Arty A7 Clock-Reset-Generator with S7 PLL

beginnings of arty a7 clock-reset-generator

add VERSA_ECP5 85F custom board

move quick read/write test for hyperram in coldboot.c

set IO_TYPE 3.3v attribute on HyperRAM not IOSTANDARD
disable DDR3 temporarily with a hack on versa_ecp5 platform

correct pin names for HyperRAMResource, indent spi0 core

fixed hyperram pin names which was stopping verilator (and pretty much
everything) from working.  HyperRAMResource had a name "clk" as a pin
which was obviously getting merged with sys_clk, sigh

disable hyperram for now (under investigation)

adding in hyperram peripheral

whitespace / module-import / comments / tidyup

beginning to add hyperram module

whitespace cleanup and make SPI core (temporarily) optional
based on arctic tern fpga board. TODO: add arctic tern fpga board to
nmigen_boards

work-in-progress on DDR3 firmware. sigh

comment about icarus verilog to speed up simulations

Add initial Tercel SPI controller

NOTE: Still needs testing on physical hardware,
waiting for Arctic Tern support.

sigh gramWishbone is not WB4-pipeline-burst-compliant
compensate for this with the "usual" WB3 classic trick stall=cyc&~ack;

fix WB6to32 downconverter with stall signalling

add stall signal to arbiter, assume nmigen-soc takes
care of adaptation from WB4-pipeline-burst to WB3-classic

add experimental stall-capable 64-to-32 wishbone converter
based on microwatt soc.vhdl

lots of comments in the yosys script file

invert reset and chip-select on dram, and initialise uart input
in iverilog sim

forgot to include firmware in build for new icarus sim platform

add new icarus-versa-ecp5 platform  in ls2.py

increase timescale of icarus simulation
to cover the period for coldboot.bin to initialise DRAM and perform
read/write tests

fix undefined uart_tx in icarus simulation, icarus is damn smart,
it respects undefined values and propagates them. kinda cool

use a slightly different yosys initialisation sequence for memory

fix memory issue in yosys synth for icarus

add icarus simulation of ls2 with DDR3 and ECP5 models

invert CRG reset on PLL see if it makes any difference
also reduce power-on-reset delay

add comments about DRAM sync clock being identical to main clock

xdr=4 missing on ddr3 platform request for VERSA_ECP5

lengthen cdelay pauses by a factor of 10

* use readl and writel for accessing memory
* add #defines for timer loops to make it possible to shorten
  time taken in simulations when running firmware in verilator
* try pulling DRAM DFII reset HI under software control
* split out DomainRenamer for DRAM Core
* add strange-looking way to expose DFII pads on FakePHY (simulated PH)
  which ensures that, under simulation, a batch of HDL does not get
  deleted: the clk_en, reset and odt parameters deep in the DFII
  interface connected to CSRs are *not* actually connected to anything
  "real" and consequently get deleted... oh and anything connecting
  to them)
* add some firmware debug print statements that need to go some time

use microwatt mmu powerpc.lds with better stack space