clarify comments

create helper functions to connect input to output on pipeline stages

refactor the buffered pipeline to a cleaner API with better separation

Removed unnecessary files

Merge branch 'master' of ssh://libre-riscv.org:922/ieee754fpu

Only Imported FPGetOp

increase frequency of number of entries placed in the InputGroup

move ack to inside loop, seems to reduce time spent in InputGroup parallel test

add parallel InputGroup unit test

rename BufPipe example to ExampleBufPipe

instantiate 2 FPGetOp instances and use them.  a little awkwardly.

update comments

remove unnecessary code

add extra comment block explaining pipe stage example

inverted busy signal and named it "ready"

rename stb to "valid"

create classes for STB/BUSY, split in from out

add use of FPState, not being used yet

split pipeline test into 2 functions, one send, one receive

got fpdiv up and running again

forgot to add submodules

got rounding working again for fmul

remove extra arg from old roundz function

make a bit of a mess of the unit tests, getting mul up and running again
taking a copy (sigh) of the old version of check_case and get_case

get roundz working again, needed for mul stage

add new FPNormaliseSingleMod, not tested

start to get fpmul back up and running

replace copy of FPState with import of FPState

update comments

Started to update fmul.py to new conventions

increase data set to throw at pipeline in tests

add random-busy, random-send single and dual buffered pipeline tests

split out actual pipeline stage into separate class

add 2 stage buffered pipeline unit test, reduce to 16-bit to make vcd clearer

only process data if the input strobe is valid

add in some assertions to check pipe output

split out unit test in buf pipe example

combine blocks to add list of statements, add comments

update comments

store inv-strobe in temp signal

clean up code

store processed input in intermediary

add (but comment out) reset signal

add example buffered pipe

add example buffered pipe

get InputGroup running

add inputgroup test

Trigger needs to be combinatorial (saves clock cycles)

return mid as part of ports

whoops, forgot to make input an Array, can use array indexing now

create an FPOps output class to clean up the InputGroup

add capability to pass through operands and muxid to output

make a start on an InputGroup module

add a multi-input stb/ack module

to be used for acknowledging and passing on multiple inputs once all ready

add result array module

create array of in/outs however set muxid to zero temporarily

store fpadd result in putz, next phase: direct to array of output results

allow code-creation

create array of in_a, in_b and out_z

move ids to member variable

chain add stage 0 and 1 together with align in combinatorial block

create combined combinatorial align and add0

merge specialcases and denorm into single combinatorial chain

create specialcasesmod setup fn

whoops forgot self.width

add comments

move localiseable variables to local function

connect corrections to pack with combinatorial logic

connect round directly to corrections with combinatorial logic

connect normalisation directly to round with combinatorial logic

big reorganisation

splitting out Normalisation Single/Multi
adding beginnings of combinatorial-chained normalisation thru pack

split out into 2 functions, longer and compact fragment

move in_t_ack into FPGet2Op setup

add "compact" option

main on FPADD not on FPADDBase

big reorg, got FPADD to work using new FPADDBase

add some comments to FPAddBase

in the middle of rewiring FPADD to use FPADDBase

split out main stages of add to separate class, FPADDBase

add function unit module

correct syntax error

add reservation station row module

add MID testing

add id to pack and putz

add id to FPPack

add id to FPCorrections

add id to FPRound

add id to norm1

add id to stage1

add id to stage0

add id to align

add id to denorm

add id passthrough to specialcases class

reorg special cases setup

add id_width to parameters

remove unneeded code

reorg setup functions in more add phases

cleanup modules, however multi-cycle align needs to be like norm1

split out single-cycle normalisation to separate module

enable single-cycle in FP16 test