remove unneeded code

add delay on branches

work on branch simulation logic

reset shadow latches if neither success nor fail are applied

split out shared wait for issue and wait for busy clear functions

make a start on a branch simulator

add simple branch-compare example ALU

add priority picker docstring

cleanup, docstrings

shadow seems to do the job of guaranteeing write-after-write

set up the shadow grid

only want a single-bit transition

add in busy_prev/next signal to work out which unit was activated

shadow fail/good signals need to be amalgamated (shadow enable is the matrix)

make shadow inputs/good/fail arrays (actual matrix now)

decide to do write-after-write shadows

connect FUFU/FURegs Matrices to resettable go_rd/go_wr (include go_die)

start wiring up shadow matrix

re-enable shadow/go_die

whoops disconnected go_wr from CUs by mistake

add shadow matrix (unconnected)

add shadow matrix, array of shadow functions

add in shadown and go_die into comp unit

split out shadow into separate module

sort out counter, rename data_o to data_r (register), document CompUnit

invert write pending before use

testing if hazard can be done in current cycle

use global pending vectors for read/write pending accumulation

clean up names, also note that readable is true if no writes are pending
and writable is true if no reads are pending

use shifter opcode

ignore self-to-self read and write pending hazards

read-after-write self-referring hazard

allow loops to run instruction batches more than once

WaW needs to stall

wait for busy to go LOW before ending

experiment with different completion times

add in 2 more ALUs, now 4x4 scoreboard

add mul and shift to simulation

add extra regression test

add div and shift (as experiment)

have to stop forward progress if issue is set

random regression test shows an inter-dependency fail

working on all cycles, RaW / WaR

got working (sort-of) cscore6600

got working (sort-of) cscore6600

add read/write reg select vectors, in and out, similar to FunctionUnit

use dep cell format

invert x/y in fu pending

nearly there with readable/writable on FU matrix

attempting to work out FU-FU matrix connections

include hazard line to swap rd/wr dependencies

non-overlapping instructions ok

sync ok on simple add

add reg clearing and read-request release

use register-based DepCell

creating separate dependency cell which can be used for all 3 src1/src2/dest

experiment switching over fwd and rsel in dependency cell

add individual dependency cell (sync mode)

scoreboard 6600 experimentation

whoops bug where rsel lists were being re-initialised to empty

reduce length of vectors (per-row only single bit)

connect up vectors direct

connect dependency row outputs

compress dependency matrix outputs into a row

move dependency cells to row class

Revert "whoops use global vector correctly"

This reverts commit d6723d9007b9fb5b9f56290e26af3e6bfa4f69f1.

whoops use global vector correctly

whoops use global vector correctly

reduce syncs, get FU-FU and FU on same clock cycle

now using readable/writable from fu-fu matrix, seems to be working

use FU-FU matrix, seems to be working, still have to resolve dependencies

use FU-FU matrix, seems to be working, still have to resolve dependencies

reorg instr test issue

add back in rd-flag qualification into fn unit

bring in go_rd_i into 6600 scoreboard, on 1-clock delay

and in go_rd_i into group picker read

remove & rd_l.q, is now in group picker

add in go_rd

experiment lock out of registers in read vector

sync function unit src/dest

getting there with instruction overlapping

try random inputs

write-after-read hazard working

make global pending sync-delayed

make fn unit invert readable, however qualify with rd latch

increase counter, experiment with longer completion times

very weird: invert readable vector, cscore works

experimenting with cscore, overlapping instructions

inverted global write pend vector, on creation of readable signal,
seems to work

experimenting with score6600

experimenting with cscore

latch Function Unit registers based on "issue" signal

comb on intpick

score6600 working without FunctionUnit (using dep matrices)

sync on req_rel

return to latch on src for oper

rename intermediate signals to wr_wait/rd_wait

split out readable/writable setup

go_rd/go_wr not arrays any more

use operand latch, seems to work (6600 not cscore)