likewise replace data_o with o_data and data_i with i_data

big rename, global/search/replace of ready_o with o_ready and the other
4 signals as well, valid_i -> i_valid
https://libera.irclog.whitequark.org/nmigen/2021-08-24#30728292;
to be consistent with nmigen standards

rename run_test to run_tst so nosetests3 skips it

Remove comment sign and add correct path for nmigen intersphinx.

Add Makefile modified for sphinx

Initial addition of sphinx documentation system.

Add run of sphinx-quickstart and manual modifications of files.

update README

add OS Independent classifier

add pypi upload to Makefile

update license classifier

update for release to pypi

Allow groups to start closed

extra comments in byte_reverse function

Use "src_loc_at" to look for a suitable name in the call stack

Move the selection field function to nmutil

Make it return a new Signal, while adding the wires to a Module.
That way, it becomes explicit that the function add wires to the design.

Allow choosing a non-default solver in assertFormal

It seems that small changes can dramatically affect the speed of the
default solver (yices2), while z3 is unaffected.

Let's use the one that gives the best results.

Define default zoom level for formal engines

Implement the "submodule" attribute

When encountered, it is merged to the module path attribute, and
consumed (it is not propagated to children).

Allow applying a style to a group of signals

whoops misclassified in setup.py as GPLv3+, it is actually LGPLv3+

add LGPLv3+ license

add grant links, and record of funding under #538
https://bugs.libre-soc.org/show_bug.cgi?id=538

Zoom level is affected by the time resolution unit in the VCD file

Avoid use of "trace_bit" to print trace bits

It turns out, "trace_bit" really depends on the "trace_bits" context to
update flags. Use the normal "trace" call instead.

Add support for displaying individual bits from wide signals

Also export Passive from the chosen Simulator module

Calculate the zoom level from the clock period

use unittest.TestCase rather than FHDLTestCase

add overflow detection to DIVS

overflow shouldn't occur when calling DIVS since it should have been
detected in the code calling DIVS to properly handle edge cases.

format code

Report cxxsim selected, only when using the new API

Add a few extra imports for convenience

Run-time selecion of simulator engine

Allows alternating between cxxsim and pysim at run-time, with minimal
code changes to its users.

add extra name in plru for debugging

switch off print statements

add pseudo-plru from ariane

add masked util function

add dummy Display function

syntax error in byterev

Make GTKWave example self-contained

As a tutorial, it should be as simple as possible.
Do not attempt to be compliant with the CompALU API anymore, use plain
signals at the interface.

Simplify example, focusing on write_gtkw

Complete Shifter example remains at soc.experiment.alu_fsm.

Move write_gtkw from soc.experiment.alu_fsm

Move implementation to nmutil.gtkw.
Move example to a separate file.

add reversal and lsb/msb mode to PriorityPicker

sorting out div/mod routines, bug in simulator

1 extra bit on mask shift size needed, to allow ">" to work

allow byterev to accept a scalar int

add Mask class

add rising edge function for generating pulse

disable very verbose debug printing

move "wrap" function into nmutil.util

missed en_o on list of ports in PriorityPicker

Check equality between two PipeContext instances.

missed critical functions in cut/paste copy of PipeContext

missing Signal import

move FPPipeContext to concurrentunit: rename to PipeContext
see https://bugs.libre-soc.org/show_bug.cgi?id=431

import globally not locally.
relative imports only work when the cwd from which they are run
is the top-level directory

rename trunc_div/rem to trunc_divs

cheat in trunch_rem, truncate result of multiply

whoops trunc_div returning neg/neg result rather than abs/abs

whoops missed Mux

add eq32 helper

remove unneeded imports

add feedback_width option (unused) to concurrentunit pipeline

use Mux in latchregister, try to break "loops"

use prefix where it exists

fix prefixes on RecordObject

Remove print statements from recordobject

update docstring on add_prefix_to_record_signals

Modify RecordObject to prefix all signal names with the record name

add byte-reverse helper function

add trunc_div and trunc_rem functions

add copy of FHDLTestCase from nmigen

whoops

generic-ify treereduce

add treereduce function

add sign/zero extending utilities

minor whitespace, comment clz

note that clz is identical to PriorityEncoder (which already exists)

Add Count Leading Zeros module to nmutil

Revert "Flatten the output of RecordObject.ports()"

This reverts commit c2da46e377fbf04488622dbf33aa240988b1dd9e.

Flatten the output of RecordObject.ports()

If a record contains records, calling ports on it will give a result
that cannot be passed to the nmigen simulation backend. This flattens
it, so that ports() will just return signals

add docstring to latchregister

add note about flatten function (one already exists in nmigen)

add ripple.py to nmutil

add flatten function

adjust multi priority picker to accept multiple inputs

whitespace

detect if data_o or data_i is iterable in NextControl and PrevControl

add build caching using ccache

tests pass

move clone paths to inside current directory

add test case for https://github.com/nmigen/nmigen/issues/344

switch nmigen upstream and add --depth 1

reformat apt-get command

add .gitlab-ci.yml

grr fix more names thanks to nmigen renaming

dont have to but test latchregister incoming is a Record

comment latchregister

sigh, rename of signals needed for nmigen compatibility with FIFOInterface

realised that the enable lines will act just as well as port-enable lines
from MultiPriorityPicker, so make the binary-indices optional but
the enable-outputs mandatory