soc/integration: add common.py and move helpers from soc_core to it

soc_core: avoid manual listing of support CPUs, just use CPU.keys()

soc_core: remove add_cpu_or_bridge retro-compatibility (most of the designs have been updated since the change)

integration/soc_core: remove csr_map_update (no longer used)

soc_core/cpu: move memory map override to CPUs, select reset_address after eventual memory map has override been done

soc/cores/cpu: add set_reset_address method and use it instead of passing reset_address as a parameter

soc/cores/cpu: do instance in do_finalize for all cpus (allow updating parameters until the design is generated)

cores/cpu: define CPUS and simplify instance

soc_core/serv: use UART_POLLING (no interrupt support)

add SERV submodule

software/libbase/uart: add polling mode

add SERV CPU initial support (not working)

targets/ulx3s: revert to cl=2

boards/netv2: switch to MVP, add spiflashx4 and hdmi in/out

wishbone2csr: refactor using FSM, reduce latency (make it asynchronous) and set csr.adr only when access is done (allow use of CSR/CSRBase we signal)

Making it asynchronous does not seem to deteriorate timing or resource usage, if it's the case for some designs, we'll add a register parameter.

csr: add we signal to CSR, CSRStatus

Doing actions on register read is generally not a good design practice (it's
better to do separate register write to trigger actions) but in some very
specific cases being able to know that register has been read can solve cases
that are difficult to do with the recommended practives and that can justify
doing an exception.

This commit add a we signal to CSR, CSRStatus and this allow the logic to know
when the CSR, CSRStatus is read.

build/xilinx/programmer: fix vivado_cmd

soc/integration/doc: replace "== None" by "is None"

Merge pull request #266 from xobs/add-moduledoc-autodoc

Add ModuleDoc and AutoDoc

tools/litex_read_verilog: also delete yosys_v2j.ys

soc_core/sdram: Don't blow up if _wb_sdram_ifs or _csr_masters are empty

For example a standalone controller with no exposed CSRs (probably not
a very useful configuration but I really don't like python backtraces)

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

timer: inherit ModuleDoc

With the new ModuleDoc class, we can inherit `ModuleDoc` and
automatically get module-level documentation.

This patch also corrects a typo in `timer` that causes an error in
sphinx.

Signed-off-by: Sean Cross <sean@xobs.io>

integration: add ModuleDoc and AutoDoc

It is important to be able to document modules other than CSRs.
This patch adds ModuleDoc and AutoDoc, both of which can be used
together to document modules.

ModuleDoc can be used to transform the __doc__ string of a class into a
reference-manual section.  Alternately, it can be used to add additional
sections to a module.

AutoDoc is used to gather all submodule ModuleDoc objects in order to
traverse the tree of documentation.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #264 from antmicro/mor1kx_linux

Enable to run Linux on mork1x

soc_core: set csr to 0x00000000 when there is no wishbone

soc_sdram: Don't add the L2 Cache when there's no wishbone bus

soc_core: adapt memory map for mainline Linux with mor1kx

Mainline Linux expects it to be loaded at the physical address of 0x0.
Change the MAIN_RAM base address to 0x0 and update exception vector
during the booting process.

boards/targets: increase integrated ROM size if EthernetSoC is used

Currently section '.rodata' of the LiteX BIOS doesn't fit in the 'rom'
region if mor1kx is used with EthernetSoC. Increase the integrated ROM
size from 0x8000 to 0x10000 in EthernetSoC.

soc_core: revert wishbone2csr to __init__ but add with_wishbone parameter

soc_sdram: change l2_size checks order

soc_core: move CSR bridge to finalize (only generate it if there is a wishbone master), revert default parameter when cpu_type is None (we have systems with cpu_type=None but that are using these peripherals)

integration/builder: avoid specific _generate_standalone_includes

This will allow it to be built for microwatt out of tree

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

soc_core: When cpu_type is "None", let's not generate useless UART, timer, ROMs, wishbone to CSR bridge etc...

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

integration/builder: When the CPU is "None", we used to not generate any code.

With this change, we will now generate csr.h and sdram_phy.h, which
will be needed by the initialization code running on the host CPU.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Merge pull request #263 from xobs/spi-flash-csrfield

spi_flash: document register fields

spi_flash: document register fields

Document the various fields present in the SPI flash bitbang interface.
This adds documentation for the Single and DualQuad modules.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #262 from jersey99/master

vivado just needs to be in the path for the programmer as well

vivado just needs to be in the path for the programmer as well

Merge pull request #261 from xobs/event-documentation

csr_eventmanager: add `name` and `description` args

csr_eventmanager: add `name` and `description` args

Add `name` and `description` as optional arguments to the various
EventSource types.  These default to `None`, so this should be a
backwards-compatible change.

Use the same trick as CSRs, where we default the `name` to be the
instantiated object name as read from the Migen `get_obj_var_name()`
call.

Signed-off-by: Sean Cross <sean@xobs.io>

cores/timer: add general documentation on Timer implementation and behavior.

soc_sdram: improve readibility and convert l2_size to minimal allowed if provided l2_size is lower

csr: add description to CSRStorage/CSRStatus attributes (thanks xobs)

soc/cores/timer: fix typo (thanks xobs)

soc/cores/timer/doc: rewrite a little bit, avoid some redundancy, change ident.

Merge pull request #259 from xobs/document-timer

timer: add documentation

timer: add documentation

Now that CSRs have documentation support, add documentation to the basic
`Timer` module.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/cores/spi: use new CSRField (no functional change)

soc/cores/bitbang: use new CSRField (no functional change)

Merge pull request #257 from enjoy-digital/csr_fields

soc/interconnect/csr: add CSRField/documentation support, do some simplification on CSRStorage

csr: update copyrights

csr: more documentation

csr/CSRStorage: remove storage_full (was only needed by alignment_bits)

csr: use IntEnum for CSRAccess

csr/CSRStorage: remove alignment_bits: complexify too much code for the few use-cases it's really useful

csr/fields: document, add separators, 100 characters per line

csr/fields: add access parameter

csr/fields: add pulse mode support

soc/interconnect/csr: add initial field support

build/openocd: add set_qe parameter to flash

QE bit is not set on blank SPI flashes and need to be set when SPI X4 is enabled in the bistream to load the FPGA.

tools/litex_term/upload: bufferize only chunks of the file instead of the entire file to speedup upload when used on embedded devices (RPI for example)

soc/integration/cpu_interface: don't raise OSError if we are not going to compile software and compilation toolchain is not found

soc/integration/builder: call do_exit with vns when build is done.

Merge branch 'master' of github.com/enjoy-digital/litex

soc/itnegration: update litedram

Merge pull request #255 from sergachev/fix-crc32

fix crc32

fix crc32

interconnect/wishbone: add FlipFlop to allow UpConverter to be used

Note: a test should be added for Converter and DownConverter/UpConverter should be cleaned up

build/openocd: add stream method for JTAG UART

soc_core: add JTAG UART support (uart_name="jtag_uart)

soc/cores/jtag: add Xilinx JTAG TAPs support and simple JTAG PHY (can be used for JTAG UART)

soc_zynq: fix indent

soc_zynq: fix typo

soc/interconnect/stream: add Monitor module

Generic module to monitor endpoints activity: tokens/overflows/underflows that
can be plugged on a endpoint. Can be useful for various purpose:
- endpoint bandwidth calculation.
- underflows/overflows detection.
- etc...

Merge pull request #254 from mithro/crc-smaller

Add @xobs' smaller CRC version

Use `SMALL_CRC` to enable smaller CRC versions.

@xobs created a smaller code size version of the CRC functions. Enable
these if someone uses the `SMALL_CRC` define.

Remove extra whitespace.

libbase: crc16: commit smaller version of crc16

Signed-off-by: Sean Cross <sean@xobs.io>

libbase: crc32: add smaller version

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #252 from mithro/only-change-on-contents

Only write file if contents will change.

Only write file if contents will change.

soc/cores: simplify JTAGAtlantic (only keep alt_jtag_atlantic instance), move to jtag and allow selecting it as uart with uart_name"jtag_atlantic"

Merge pull request #251 from micro-FPGA/master

atlantic JTAG UART working module

Create atlantic.py

atlantic JTAG uart for Intel FPGA's, working and tested on Intel C10LP EK

core/spi: add minimal SPISlave

gen/fhdl/verilog: allow single element verilog inline attribute

targets/nexys_video: generate clk100

software/bios: switch to standard CRLF

Avoid setting terminal to "implicit CR in every LF" mode.

tools/litex_term: add automatic check to see if we need to insert LF or not

bios/tools: allow disabling CRC check on serialboot (to speedup debug/loading large images when only serial is available)

tools/litex_term: add sdl_payload_length

litex_setup: add litex-boards

Merge pull request #246 from gsomlo/gls-native-rv64

software: use native toolchain for same host, target architectures

software: use native toolchain for same host, target architectures

LiteX rightfully assumes that most often the target software must
be cross-compiled from an x86 host platform. However, LiteX can be
also built on a 'linux-riscv64' platform (e.g. Fedora's riscv64
port), where the software for riscv64 targets should be compiled
using the native toolchain.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #244 from atommann/master

changing http to https

changing http to https

Merge pull request #2 from enjoy-digital/master

update with hyperram and other changes

soc/core: simplify/cleanup HyperRAM core
- rename core to hyperbus.
- change layout (cs_n with variable length instead of cs0_n, cs1_n).
- use DifferentialOutput when differential clock is used.
- add test (python3 -m unittest test.test_hyperbus).

Usage example:
from litex.soc.cores.hyperbus import HyperRAM
self.submodules.hyperram = HyperRAM(platform.request("hyperram"))
self.add_wb_slave(mem_decoder(self.mem_map["hyperram"]), self.hyperram.bus)
self.add_memory_region("hyperram", self.mem_map["hyperram"], 8*1024*1024)

libero enable enhanced constraints

Libero 12.0 does not support any more classic constraint flow