build: add missing import for Lattice Diamond

fhdl/FullMemoryWE: fix clocking

fhdl: typecheck ClockSignal and ResetSignal arguments

soc_core: simplify settings (assume CPU and CSR present)

minor fixes

Merge branch 'master' of github.com:m-labs/misoc

Revert "Sort constants in csr generation."

This reverts commit d628c147ecb92c871cc68e2f29511c600861fcb9.

build: cleanup

basic out-of-tree build support (OK on PPro)

Fix typo.

move software into misoc

Sort constants in csr generation.

Previously the order of constant output depended on Python's hashing order
which changes every run. This caused the file to change every run.

With this change the csr.h file will always be the same. This can be verified
this with the following;
```bash
 CSR=software/include/generated/csr.h
 for i in 1 2 3 4 5 6; do
   rm -f $CSR; python make.py build-headers
   cp $CSR $CSR.$i
 done
 md5sum $CSR.*
```

Sort constants in csr generation.

Previously the order of constant output depended on Python's hashing order
which changes every run. This caused the file to change every run.

With this change the csr.h file will always be the same. This can be verified
this with the following;
```bash
 CSR=software/include/generated/csr.h
 for i in 1 2 3 4 5 6; do
   rm -f $CSR; python make.py build-headers
   cp $CSR $CSR.$i
 done
 md5sum $CSR.*
```

Revert "Use shutil rather then rm -rf command."

This reverts commit d8fd4fe7257eea9efe252376305b716b2f51840f.

Revert "Use shutil rather then rm -rf command."

This reverts commit d8fd4fe7257eea9efe252376305b716b2f51840f.

sdram working on PPro

fhdl/specials/Tristate: handle i=None

fhdl/structure: relax type requirements for Array elements

replace flen with len

fhdl: replace flen with len

wrap expressions in Specials

add stream, fix CPUs and more imports. simple target boots on ppro.

fhdl: introduce wrap function

fhdl: export DUID

fix most imports

interconnect: add bus/bank components from Migen

setup: simpler version check, beta status

lasmicon: enable refresh at all times

break down sdram, improve consistency of core names

cores directory

reorganization WIP: flatten core structure (SDRAM still needs to be done)

fsm: NextState and NextValue should derive from _Statement

setup: remove unneeded import

setup: cleanup

setup: convert to unix eols

CONTRIBUTING.md->rst

README.md->rst

migen.fhdl.std -> migen

misoclib -> misoc

sim: fix slice assign

conda: use new branch (revert this after merge)

setup.py: cleanup

fsm: support complex targets in NextValue. Closes #27.

fhdl/namer: support ClockSignal and ResetSignal. Closes #24

Add init file in sdram/phy dir

Without __init__.py file, when using setup.py, setuptools' find_package() function does not find the files in sdram/phy package. Hence .egg file entirely misses sdram/phy directory

More info here: https://bitbucket.org/pypa/setuptools/issues/97

sim: insert resets, support ClockSignal and ResetSignal

sim: drive clock signals

sim: VCD output support

verilog: remove unneeded import

doc: minor edits

uart/software: remove litescope dependency

Adding --help option to flterm.

doc: remove spurious file

doc: remove outdated or moved parts, cleanup

fhdl/visit: support Constant

travis: VPI is not there for now

sim: support generators yielding statements

sim: memory access from generators

fhdl/structure: add missing init

sim: memory support

fhdl/specials: MemoryPort.clock should always be a ClockSignal

fhdl/simplify: add MemoryToArray

test/fifo: convert to new API

genlib/fifo: add missing import

sim: support arrays, and cat+slice in assignment target

Merge branch 'master' of github.com:m-labs/migen

migen/genlib/cdc: fix BusSynchronizer

ping/pong token can be lost when:
- source clock domain starts before destination clock domain.
- a clock domain stops.

This fix add a timeout to detect such situation and create another token.

migen/genlib/cdc: fix BusSynchronizer

ping/pong token can be lost when:
- source clock domain starts before destination clock domain.
- a clock domain stops.

This fix add a timeout to detect such situation and create another token.

sim: remove unneeded import

genlib/CRG: fix variable name conflict

test: add divider

actorlib/structuring: fix Pack in packetized mode

Params need to be registered for the case when eop appears before the end of the pack cycle.

sim: support Case

sim: variables are deprecated

sim: fix comb evaluation

test/size: do not test removed functions

test/coding: use new API

genlib/misc: add missing import

fhdl/structure: all case statements should be lists

fhdl/bitcontainer: remove fiter

minor bugfixes

sim: support eval of slice, cat and mux

fhdl/structure: fix namespace pollution

test: bit reverse

fhdl/bitcontainer: remove fslice and freversed

test/constant: use new API

add unittests for Constant

doc: Constant

fhdl/verilog: fix case value sort

fhdl/structure: introduce Constant, autowrap for eq/ops, fix Signal as dictionary key problem

fhdl/decorators: remove traces of deprecated API

genlib: remove reverse_bytes, FlipFlop, Counter

genlib: cleanup CRG

fhdl/decorators: remove deprecated API

simplify imports, migen.fhdl.std -> migen

build/xilinx: minor cleanup

test/support,signed,sort: use new simulator

sim: refactor comb commit

sim: support eval of nested lists

genlib/sort: remove unneeded import