Mark abort() as __attribute__((noreturn)).

Add support for fprintf(stderr, ...).

Don't use clang for anything except or1k.

common.mak: Pass -fexceptions to clang and clang++.

This results in generation of .eh_frame sections. These sections
can be discarded during final linking, or included if exception
handling is desired. For exception handling to work, all sources
must be built with -fexceptions.

common.mak: use clang/clang++ to compile C/C++ sources.

Note that -integrated-as is not active by default on OR1K,
so we're still shelling out to binutils to assemble.
It is not yet possible to build everything using -integrated-as.

common.mak: remove RANLIB.

`ranlib` is not necessary on any system we can possibly build for,
as it is superseded by `ar s` for the last ten years or so (at least).
Thus, change ar invocations to `ar crs`, also removing a `l` flag
that is ignored by binutils.

common.mak: remove AS.

$(AS) was never used: $(assemble) invokes the C compiler instead.
In case of LLVM, this will allow us to consistently use the LLVM
internal assembler for both inline assembly in C and assembly
sources; so, avoid ever invoking binutils as explicitly.

misoclib/com/uart: remove irq condition parameters and use "non-full" for tx irq, "non-empty" for rx irq.

An optimal solution for both sync and async mode is not easy to implement, it would requires moving CDC out of UART module and handling in the PHY with AsyncFIFO or minimal depth.
For now use the solution that works for both cases. We'll try to optimize that if we have performance issues.

misoclib: integrate mxcrg.py in mlabs_video target, remove others directory

we should also get rid of mxcrg.v (similar to what is done on papilio or pipstrello)

misoclib/com/uart: replace revered Migen FIFO function with specific _get_uart_fifo function for our use case.

litepcie/frontend/dma: group loop index and count in loop_status register (avoid 2 register reads)

Revert "migen/actorlib/fifo: add FIFO wrapper function"

This reverts commit d0a19c4be85c2f3d21e891b8a5520ba5a7a3a258.

migen/actorlib/fifo: add FIFO wrapper function

Allow automatic instantiation of the correct fifo (SyncFIFO or AsyncFIFO) according to the clock domains passed in argument.

misoclib/com/uart: cleanup and add irq condition parameters
- reintroduce RX/TX split (ease comprehension)
- use FIFO wrapper function from Migen.
- add tx_irq_condition and rx_irq_condition

migen/fhdl/tools: fix rename_clock_domain when new == old

Clock domain renaming should support new == old to allow programmatically determined clock domain renaming.

litepcie/frontend/dma: add loop counter (useful to detect missed interrupts)

Merge branch 'master' of https://github.com/m-labs/migen

litepcie: use data instead of dat in dma_layout (allow use of migen.actorlib.packet modules on dma dataflow)

actorlib/packet/Depacketizer: manage layouts without error signal

litepcie: use optional platform.misoc_path to add litepcie phy wrapper verilog files

We should eventually try to use python package_data or data_file for that.

uart: remove option to refill HW from uart_write

uart: support async phys

uart.c: rx overflow fix and tx simplification

* fixes the clearing of the rx ringbuffer on rx-overflow
* removes tx_level and tx_cts by restricting the ringbuffer
  to at least one slot empty
* agnostic of the details of the tx irq: works for uarts that
  generate tx interrupts on !tx-full or on tx-empty.
* only rx_produce and tx_consume need to be volatile

Removed drive strength constraints on VGA/Audio signals

xilinx: ensure we chdir() back after build

mimasv2: style, consistency with other boards

Adding support for Numato Lab Mimas V2 platform

platforms/kc705: style

bios: add romboot

When firmware is small enough, it can be interesting to run code from an embedded blockram memory (faster and not impacted by memory controller activity).
It can also be a fallback option in case boot from flash failed.
To use this, define ROM_BOOT_ADDRESS and initialize the blockram with the firmware data.

make.py: use sys.path.insert(0...) to allow external designs to have specific targets derived from a base target

misoclib/video/dvisampler: add fifo_depth parameter

wishbone2lasmi: fix "READ_DATA" state

mibuild/openocd.py: add support

Tested with pipistrello and kc705. Needs patches from
https://github.com/jordens/openocd/tree/bscan_spi waiting
to be merged in the openocd queue.

tools/flterm.py: fix kernel-adr support

liteeth/core: add with_icmp parameter

use sets for leave_out

liteeth/core/mac: adapt depth on AsyncFIFOs according to phy (reduce ressource usage with MII phy)

liteeth: small logic optimizations on mac (eases timings on spartan6)

Merge branch 'master' of https://github.com/m-labs/migen

Allow using non-milkymist cables with UrJTAG.

software/bios: call eth_mode only if we have an ethernet mac (we don't need to call it when we have a hardware UDP/IP stack)

bios: show memtest command in help

mibuild: Adding error checking around xsvf generation

Adding support for programming with FPGALink

Steps for getting it set up.

 * Get libfpgalink dependencies
   sudo apt-get install \
      build-essential libreadline-dev libusb-1.0-0-dev python-yaml

 * Build libfpgalink
   wget -qO- http://tiny.cc/msbil | tar zxf -
   cd makestuff; ./scripts/msget.sh makestuff/common
   cd libs; ../scripts/msget.sh libfpgalink
   cd libfpgalink; make deps

 * Convert libfpgalink to python3
   wget -O - http://www.swaton.ukfsn.org/bin/2to3.tar.gz | tar zxf -
   cd examples/python
   cp fpgalink2.py fpgalink3.py
   ../../2to3/2to3 fpgalink3.py | patch fpgalink3.py

 * Set your path's correctly.

   export LD_LIBRARY_PATH=$(pwd)/libfpgalink/lin.x64/rel:$LD_LIBRARY_PATH
   export PYTHON_PATH=$(pwd)/libfpgalink/examples/python:$PYTHON_PATH

mibuild/xilinx: Adding programming with the Digilent Adept tools

mibuild/xilinx: Xilinx's FPGAs do not necessary share the same primitives: add xilinx_s7_special_overrides and specific XilinxDDROutputS7 implementation

Fix DDROutput implementation on spartan6 (tested with LiteETH's GMII phy)

travis: use use-local for conda install

http://conda.pydata.org/docs/build_tutorials/pkgs.html

soc: support constants without value

Remove self.programmer references in Mercury, as mercury programmer is not implemented.

Add Mercury dev board to mibuild (micro-nova.com/mercury/)

libcompiler-rt: add fixdfdi

flterm.py: use serial_for_url

litesata/example_designs: fix core generation (RAID introduced some changes on the PHY)

Merge pull request #14 from olofk/misc_fixes

Misc fixes

litesata/test: Add missing dependency on scrambler in bist_tb

litesata/example_designs: Add missing clock in phy instantiation

Merge pull request #21 from psmears/patch-1

Minor improvements to wording

liteeth/example_designs: use new Keep SynthesisDirective

fhdl/specials: add Keep SynthesisDirective

software/bios/sdram: flush dcache and l2 in memtest (otherwise we are partially testing the cache)

pipistrello: run at 83+1/3 MHz, cleanup CRG

liteeth/software: fix wishbone bridge

liteeth/example_designs: add false path between clock domains (speed up implementation) and use automatic PHY detection

liteeth/core/arp: fix table timer (wait_timer adaptation issue)

liteeth/core/arp: fix missing MAC address in ARP reply

software/libbase/system: fix flush_l2_cache

soc/sdram: add L2_SIZE constant and avoid declaring an empty flush_l2_cache function when L2_SIZE is not defined

bus/wishbone: remove size CSR from Cache (L2 size will be reported to the software as a constant)

mibuild/xilinx/ise: fix source and set source to False by default on Windows (tools supposed to be in the PATH)

mibuild/xilinx/ise: simplify default_ise_path

Xilinx Platforms now use cmd.exe on Windows instead of bash to run scripts
(remove MSYS dependency)

Minor improvements to wording

indentation

soc/sdram: add capability to share L2 cache in multi-CPU SoCs

wishbone: add Cache (from WB2LASMI)

sdram: use wishbone cache as L2 cache and add optional L2 cache to Minicon

pipistrello: fix FPGA speed grade

litesata: use 200MHz clock and SATA3 (6.0Gb/s) on all example designs: working :)

litesata/phy/k7: apply AR# 63869 to keep CDR in hold during SATA link initialization

self.rxelecidle is already filtered so the "20 USRCLK cycles before setting RXCDRHOLD to 1'b0" are respected.

sdram: use new Migen Converter in Minicon frontend and small cleanup

sdram/phy: fix simphy memory usage

migen/bus/wishbone: add UpConverter and Converter wrapper (also rewrite DownConverter)

migen/genlib/fsm: fix delayed_enter when delay is negative (can happen when delay is generated from others parameters)

genlib/cdc: add BusSynchronizer

sdram: refactor minicon and fix issues with DDRx memories

- simplify code
- fix AddressSlicer
- manage write latency and write to precharge timings
- add odt/reset_n signals

setup.py: valid version number (fixes issue #12)

spiflash: now using 64k sectors

spiflash: cleanup unnecessary parenthesis

litesata: more doc fixes

Merge branch 'master' of https://github.com/m-labs/misoc

Conflicts:
misoclib/mem/litesata/doc/source/docs/frontend/index.rst

litesata: doc fixes

liteata: fix spelling & mistakes in doc

litesata: rework frontend doc and add striping, mirroring

litesata: add mirroring

litesata/examples_designs: add striping

litesata/core/link: move buffer on CONTInserter (seems better for timings when set on sink)

liteusb/core/packet: fix missing ,

litesata: add striping module for use of multiple HDDs.

litesata: do some cleanup and prepare for RAID

fhdl/verilog: add reserved keywords