migen/genlib/record: add leave_out parameter to connect

Modules doing dataflow adaptation often need to connect most of the signals between endpoints except the one concerned by the adaptation.
This new parameter ease that by avoid manual connection of all signals.

example of instance usage

vpi: avoid some code duplication between windows and linux

migen/actorlib/spi: apply missing CSR renaming

vpi: cleanup (thanks sb)

vpi: fix and simplify windows simulation (ends of msg were ignored)

Merge branch 'master' of https://github.com/m-labs/migen

migen/genlib/misc: replace Timeout with WaitTimer from artiq

cores: replace Timeout with new WaitTimer

travis: install conda dependencies after activating the virtual env

travis: get-anaconda.sh does not take args anymore

uart: rename wishbone to bridge

uart: remove litescope dependency for UARTWishboneBridge and remove frontend

Windows simulation support

liteusb/frontend/dma: remove +4 to length for CRC (we'll do it in core)

ise: move -user_new_parser to xst_opt

liteusb/phy/ft245: rename "ftdi" clock domain to "usb"

litesata: fix packets figure in frontend doc

README: add note about submodules

litesata: add doc for frontend

litesata: cleanup README/doc

litesata: use (some) settings from vivado 2015.1, try to follow all ug476 recommendations to initialize GTX (...), remove automatic reset on top.

Works fine @ 3Gbps, still not working @6.0Gbps

spiflash: fix miso bitbang with large DQ

soc/sdram: Vivado 2015.1 still does not fix issue with L2 cache, update comment...

misoclib/cpu: merge git.py in identifier

liteusb: add simple example design with wishbone bridge and software to control it

rename shadow_address to shadow_base (more appropriate) and use | instead of + (as done in artiq)

liteeth/core/mac: minor cleanup

liteusb/frontend/wishbone: use new packetized mode (allow grouping response in a single packet)

litescope/frontend/wishbone: add support for packetized mode

liteusb/software/wishbone: optimize writes/reads (send a single packet for a command)

do more test with last changes fix small issues

liteeth: move mac to core

cores: avoid having too much directories when possible (for simple cores or cores contained in a single file)

use similar names for wishbone bridges and move wishbone drivers to [core]/software

targets/pipistrello: add flash sizes

litescope: add basic LiteScopeUSB2WishboneFTDIDriver (working but need to be optimized)

litescope: rename host directory to software (to be coherent with others cores)

liteusb: add basic wishbone frontend (We could also reuse Etherbone in the future)

litescope: fix missing source ack on LiteScopeWishboneBridge

litescope/bridge: create a generic wishbone bridge that can be used with different phys (the phy needs to provide a sink/source with 8bits data).

- we can now pass a phy to LiteScopeWishboneBridge
- LiteScopeUART2Wishbone is only a specific LiteScopeWishboneBridge
- UART mux is removed since complicated and no longer useful (we can now create easily virtual UART over Ethernet, USB or PCIe) or simply add another UART for debug.

litescope: use full name in io.py

targets/minispartan6: add USBSoC (working, should also be usable on pipistrello)

liteusb: refactor software (use python instead of libftdicom in C) and provide simple example.

small modifications to fastftdi.c are also done to select our interface (A or B) and mode (synchronous, asynchronous)

liteusb: continue refactoring (virtual UART and DMA working on minispartan6)

- rename ft2232h phy to ft245.
- make crc optional
- fix depacketizer
- refactor uart (it's now only a wrapper around standard UART)
- fix and update dma

com/uart: add tx and rx fifos.

Since ressource usage is low with default depth of 16 (implemented in RAM LUTs) we don't keep old behaviour.
Tested successfully with BIOS and flterm.

mibuild/platforms/pipistrello: add _n suffix to usb fifo pins

mibuild/platforms/minispartan6: rename ftdi_fifo to usb_fifo and fix rd_n/wr_n swap

doc: remove cordic

add examples tests

liteusb: add ft2232h_sync_tb

liteusb: add FT2232HPHYAsynchronous PHY (Minispartan6+, Pipistrello), needs more simulations and on-board tests

liteusb: continue refactoring and add core_tb (should be almost OK)

misoclib/com/uart: remove liteeth dependency (copy/paste error)

liteeth: use Migen's Packetizer/Depacketizer, remove generic and move etherbone/tty to frontend

migen/actorlib/packet: add Packetizer and Depacketizer

migen/genlib: avoid use of floating point in reverse_bytes

litesata: cleanup link

Merge branch 'master' of https://github.com/m-labs/misoc

liteusb: begin refactoring and simplification (wip)

migen/actorlib: add packet.py to manage dataflow packets (Arbiter, Dispatcher, Header definitions, Buffer)

migen/actorlib/misc: add BufferizeEndpoints

BufferizeEndpoints provides an easy way improve timings of chained dataflow modules and avoid polluting code with internals buffers.

migen/genlib/misc: add reverse_bytes

liteeth: use new Migen modules from actorlib (avoid duplications between cores)

litepcie: use new Migen modules from actorlib (avoid duplications between cores)

litesata: split hdd model (phy, link, transport, command & hdd) and update simulations

litesata: use new Migen modules from actorlib/packet.py (avoid duplications between cores)

litesata: remove icarus_workaround.patch (obsolete)

spiflash: use SoC defines, add write_to_flash function

liteeth: do MII/GMII detection in gateware for gmii_mii phy

liteeth/phy/gmii: add default value for pads_register

liteeth: fix and improve 10/100/1000Mbps speed auto detection

Add a command line option (-use_new_parser yes) to Xilinx XST to force use of the newer parser for older FPGAs.

migen/test: for now desactivate test_generic_syntax (travis-ci's Verilator needs to be upgraded?)

migen/fhdl/verilog: _printheader/_printcomb, remove default value of arguments which are not used in internal functions. (thanks sb)

migen/fhdl: give explicit names to syntax specialization when asic_syntax is used

migen/test: rename asic_syntax to test_syntax and simplify

liteeth/core/ip: simplify ip rx checksum control

liteeth: finish with_preamble_crc vs with_hw_preamble_crc renaming

liteeth/mac/core: simplify and fix padding

travis: add conda package generation and upload + build doc

Add conda recipe for Migen

doc: fix warnings during doc build

travis: install verilator

test: add test for asic_syntax

add Travis CI badge

fhdl/verilog: add flag to produce ASIC-friendly output

Fixing shadowing of global index function.

Fixes the following warnings;
```
cc -Wall -O2  -fPIC -Wall -Wshadow -g -O2 -fstack-protector --param=ssp-buffer-size=4 -Wformat -Wformat-security -I/usr/include/iverilog -c  -o ipc.o ipc.c
ipc.c: In function ‘ipc_receive’:
ipc.c:98:17: warning: declaration of ‘index’ shadows a global declaration [-Wshadow]
ipc.c:113:17: warning: declaration of ‘index’ shadows a global declaration [-Wshadow]
```

Fixes https://github.com/m-labs/migen/issues/14

mibuild/altera: cleanup

Revert "add I/O standard definitions to mibuild/altera"

This reverts commit a889b4106084cd781eb0faf2482a83acfea9700e.

add I/O standard definitions to mibuild/altera

add differential in/out support to mibuild/altera

some PEP8 cosmetic

litescope: fix read in reg.py

litescope: remove repeat mode on drivers (not useful) and cleanup

lite* cores: changes permissions (+x) on make.py files and on litepcie init.sh file

litescope: add PCIe driver (mmap/Sysfs) and use it on litepcie example design

litepcie: fix asciiart in make.py

litepcie: add litepcie_phy_wrappers to extcores

litepcie: add linux driver + utilities (sysfs + dma)