timer: add prescaler

Add example of hamming generator and checker instances

--089e01294e809a874205133faa19
Content-Type: text/plain; charset=UTF-8

<div dir="ltr"><br></div>

s6ddrphy: redo phase_sel, get rid of CLOCK_DEDICATED_ROUTE

liteeth: adapt to new ModuleTransformer

strace_tailor: make more generic, cleanup

forgot other cordic files

litesata: update build core target generation

lite*: finish ModuleTransformer adaptations (need to be tested on board)

soc,cpuif: support user defined constants

introduce conversion output object (prevents file IO in FHDL backends)

mibuild/tools/write_to_file: use context manager

genlib: remove cordic (will live in pdq2)

make: add target in build names

soc: use new ModuleTransformer API

decorators: remove deprecated semantics

decorators: fix stacklevel, export in std

decorators: fix ControlInserter

fhdl/visit: remove TransformModule

lite*: adapt to new ModuleTransformer semantics

NOTE: There is loads of duplicated code between the lite*
modules that should be shared.

decorators: fix class/instance logic

fhdl/decorators: make the transform logic more idiomatic

* the transformers work on classes and instances.
  you can now do just do:

    @ResetInserter()
    @ClockDomainRenamer({"sys": "new"})
    class Foo(Module):
        pass

  or:

    a = ResetInserter()(FooModule())

* the old usage semantics still work
* the old DecorateModule is deprecated,
  ModuleDecorator has been refactored into ModuleTransformer
  (because it not only decorates things)

vivado: support phys_opt

vivado: add support for pre_synthesis_commands

vivado: make _build_files() a method and rename

mibuild: support multiple specifications of include file and sources

soc/cpuif: fix CSR base generation for memories (name is already fullname)

soc: add memory.name_override to name when adding csrbankarray.srams to csr_regions

use str.format

software/common.mak: fix alignment in quiet output

soc/cpuif: fix get_csr_header when obj is Memory (thanks ccube)

make.py: use os.path.join

crt0-or1k: clean up indentation

Merge branch 'master' of github.com:m-labs/migen

kc705: fix typo in platform file (LPC definition)

remove use of _r prefix on CSRs

remove use of _r prefix on CSRs

migen/bank/description: remove support of _r prefix in CSRs

move gpio from cpu.peripherals to com

libbase: implement flush_l2_cache for or1k

minor cleanups

Merge branch 'master' of github.com:m-labs/misoc

adapt LiteSATA to new SoC

adapt LiteEth to new SoC

adapt LiteScope to new SoC

soc/sdram: fix do_finalize

soc: use set

soc: simplify integrated memory parameters

soc/sdram: minor cleanup

litesata: adapt to new SoC API

soc: remove cpu_boot_file argument

soc: remove cpu_or_bridge and with_cpu arguments

soc: retrieve csr and memory regions using methods

soc: use add_wb_master function

soc: simplify/fix csr busword

soc: remove unnecessary imports

soc: improve memory region conflict check

soc: remove ns function

remove redundant xilinx_strace_tailor.sh

move xilinx_strace_tailor to tools

Revert "migen: create VerilogConvert and EDIFConvert classes and return it with convert functions"

This reverts commit f03aa7629256c6ff6ae3129e3c353a8cb141444d.

Revert "migen/fhdl: pass fdict filename --> contents to specials"

This reverts commit ea04947519224628948b10c9b9e42cd0ed2252d6.

Revert "migen/fhdl/specials: use fdict to pass memory initialization files to VerilogConvert and print them in __str__ method"

This reverts commit 95cfc444e60ea18fa0efef229582923b2e695631.

mibuild/platforms: fix minispartan6

migen/fhdl/specials: use fdict to pass memory initialization files to VerilogConvert and print them in __str__ method

migen/fhdl: pass fdict filename --> contents to specials

migen: create VerilogConvert and EDIFConvert classes and return it with convert functions

Merge branch 'master' of github.com:m-labs/migen

platforms/lx9_microboard,usrp_b100: fix bitgen opts

platforms/kc705: fix .bin generation with ISE and Vivado

sdram: remove redundant with_l2 parameter (equivalent to l2_size != 0)

platforms/kc705: add iMPACT programmer

soc: limit main_ram_size to 256MB (we should modify mem_map to allow larger memories, this was the probably ARTIQ runtime issue....!!)

soc: simplify main_ram_size computation and share it between LASMIcon and Minicon

sdram/module: fix MT8JTF12864, rowbits is 14 and not 16.... (16 was used from the beginning, but it does not fix the runtime issue)

sdram/phy/simphy: OK with DDR3

sdram/phy/simphy: expose settings to user and test with DDR/LPDDR/DDR2

sdram/core/lasmicon: add enabled parameter to refresher (for some simulations we need to disable it)

sdram/module: clean up tREFI. (use 64ms/8k or 4k)

Merge branch 'master' of https://github.com/m-labs/misoc

Merge branch 'master' of https://github.com/m-labs/migen

add tool to build minimal xilinx toolchains

pipistrello: add por reset counter

* this is a temporary fix that should be removed once the
combination of bitstream-in-flash, mor1kx, bios-in-flash works

software/bios/sdram: small clean up

software/bios/sdram: for now desactivate random on address test since it seems to trigger a L2 cache or LASMIcon bug on at least de0nano/minispartan6

Memtest sometimes reports 1 or 2 errors with de0nano/minispartan6 on this new test when used with LASMICON. Minicon seems fine. We will have to investigate on this issue.

software/bios/sdram: add random addressing to memtest

testing memories with linear access is not good enough. Adding random addressing allow us to detect more eventual issues on our L2 cache or SDRAM controller.

mibuild/sim: use the same architecture we use for others backends

targets: revert use of integers in clocks/timings

sdram: remove nbits from modules and databits from GeomSettings

software/bios/sdram: make seed_to_data static

sdram/phy/simphy: remove use of iter

sdram/phy: add simphy (software memtest OK in simulation with MT48LC4M16)

software/bios/sdram: select the type of data we want to generate for memtest with TEST_RANDOM_DATA (debugging hardware is easier with a simple counter)

software/memtest: remove Mixxeo/M1 hardcoded values in bandwidth computation

sofware/memtest: use MAIN_RAM_SIZE from mem.h

tools/flterm.py: small clean up

libcompiler-rt: add ucmpdi2.o

sofware/memtest: update bandwidth registers

sdram/core/lasmicon: automatically insert bandwidth module when with_memtest is True

sdram: pass module as phy parameter, define memtype in modules and only keep phy parameter in register_sdram_phy

sdram: use names that are more explicit for bank_a, row_a,...: bankbits, rowbits, .... Add databits to GeomSettings.