tools: add minimal flterm.py (basic flterm.c clone with kernel loading for now)
flterm.c is not portable, we need a portable alternative. Once flterm.py will support all flterm features, it will be possible to remove flterm.c.

linker-sdram.ld: sdram mem region is now called main_ram

platforms/minispartan6: add ftdi_fifo pins

liteusb: give more generic names to modules: FtdiXXX becomes LiteUSBXXX, move PHY outside of core (builds on minispartan6)

liteusb: make oe_n optional on ft2232h phy

liteusb: fix imports

platforms/minispartan6: fix IOStandard/Slew, add FpgaProg programmer, change default clock to 32MHz

targets: add minispartan6 (SDRAM working)

sdram/module: fix tREFI on AS4C16M16

targets: pipistrello/ppro, fix stupid mistake 10ex --> 1ex...

targets: fix CLKIN1_PERIOD on ppro and pipistrello

sdram: pass sdram_controller_settings to SDRAMSoC

sdram: simplify the way we pass settings to controller and rename ramcon_type to sdram_controller_type (more explicit)

rename sdram mapping to main_ram

misoclib/soc: add _integrated_ to cpu options to avoid confusion

software/bios/memtest: add data bus test (0xAAAAAAAA, 0x55555555) on a small portion of the test zone.
we now need to add another random addressing test to avoid linear access on L2 cache

mibuild/xilinx/programmer: add iMPACT programmer (for sb: I need it in Windows for now since I was not able to get XC3SPROG working)

sdram/module: add tREFI uniformization to TODO

sdram/module: add MT47H128M8 DDR2 (used for a customer)

sdram/module: add speedgrate note for IS42S16160 and AS4C16M16

sdram/module: add AS4C16M16 for minispartan6

mibuild/platforms/minispartan6: adapt to recent changes (able to build simple example)

mibuild/platforms/minispartan6: add device parameter (board can be populated with lx9 or lx25)

mibuild/platforms: review and fix small mistakes

mibuild/platforms: add minispartan6 (from Matt O'Gorman)

targets/mlabs_video: rename sdram_module to sdram_modules to reflect that we have 2 modules sharing the same characteristics

targets/kc705: rename sdram_module to sdram_modules to reflect that we have 8 modules sharing the same characteristics

sdram/module: add description and TODO list

sdram: define MT46V32M16/MT8JTF12864 and use it on pipistrello/kc705

sdram: define MT46V32M16 and use it on m1/mixxeo

sdram: create module.py to define SDRAM modules and use it on de0nano/ppro targets

sdram: split sdram_timing in sdram_timing_settings/sdram_controller_settings

req_queue_size, read_time, write_time settings are not sdram_timing settings but sdram controller settings

test_actor: add unittests for SimActor

* also implicitly tests for the access of signals during simulation that are
not referenced in any statements

* before, if the busy signal is never used, it is stripped
  and could not be accessed in simulation

sim: keep track of unreferenced items

* items that are never referenced in any statements do not end up in the
namespace or in the verilog

* this memorizes items if they can not be found in the namespace and keeps
track of their values

litexxx cores: use default baudrate of 115200 for all tests

pipistrello: add user reset

apparently needed for flashed bitstream, xiped bios, mor1kx

pipistrello: fix flash, ddram pin naming

pipistrello: switch is a button

pipistrello: compress and load bitstream at 6MHz

pipistrello: rename sdram->ddram

sdram: raise NotImplementedError if Minicon is used others memories than SDR (not functional for now)

targets/kc705: add external reset

liteeth/mac/core: add with_padding option (enabled by default) and change with_hw_preamble_crc option to with_preamble_crc

liteeth/mac/core: fix hw_preamble_crc register generation

fhdl/verilog: fix dummy signal initial event

mibuild/lattice/diamond: add verilog include path (thanks Lattice's FAE since it's not documented)

liteeth: use bios ip_address in example designs

fhdl/specials/memory: use $readmemh to initialize memories

fhdl/verilog: change the way we initialize reg: reg name = init_value;
This allows simplifications (init in _printsync and _printinit no longer needed)

fhdl/verilog: revert "fhdl/verilog: add simulation parameter to avoid simulation tricks in synthetizable code"

This probably breaks simulation with Icarus Verilog (and others simulators?)

migen/genlib/io: use 0 instead of Signal() for default rst value (immutable thanks sb)

Revert "fhdl/verilog: do not use initial begin in _printinit (not accepted by all synthesis tools ex: Synplify Pro does not accept it)"

This breaks simulations, and we will try to use the "reg name = value" syntax instead.

This reverts commit e946f6e4538277308e374cd1f0b1b9a31f66dc5a.

targets: add Lattice ECP3 versa

genlib/io: add optional external rst to CRG

litescope/drivers: do not build regs when addrmap is None

LiteXXX cores: fix frequency print in test/test_regs.py

LiteXXX cores: convert port parameter to int if is digit in test/make.py

mibuild/platform/versa: fix clock_constraints

mibuild/lattice: use ODDRXD1 and new synthesis directive

fhdl/special: add optional synthesis directive (needed by Synplify Pro)

mibuild/lattice: add LatticeAsyncResetSynchronizer

liteeth/phy/gmii : set tx_er to 0 only if it exits

liteeth: use default programmer in make.py

liteeth: use CRG from Migen in base example

mibuild/platforms/versa: add ethernet clock constraints

litescope: use CRG from Migen

mibuild/platforms/versa: add rst_n

mibuild/lattice: fix LatticeDDROutput

targets/simple: manual instantiation of CRG (automatic insertion works for BaseSoC but not for MiniSoC since this one define clock_domains)

fhdl/verilog: add simulation parameter to avoid simulation tricks in synthetizable code
it's generally better to have identical code between simulations and synthesis, but here tricks inserted for simulation are clearly expected to be simplified by synthesis tools, so it's better not inserting them.

fhdl/verilog: do not use initial begin in _printinit (not accepted by all synthesis tools ex: Synplify Pro does not accept it)

liteeth: make gmii phy generic

mibuild/xilinx/common: add LatticeDDROutput

mibuild/xilinx/common: add XilinxDDROutput

migen/genlib/io: add DDRInput and DDROutput

mibuild/platforms: add ethernet to versa

mibuild/platforms: add user_dip_btn to versa

mibuild/lattice: use new Toolchain/Platform architecture

mibuild/altera: use new Toolchain/Platform architecture

mibuild: add initial Lattice Diamond support (with ECP3 Versa board platform skeleton)

move pytholite to separate repos

fhdl/visit: fix TransformModule

mibuild/xilinx: export special_overrides dictionary

litesata: avoid hack on kc705 platform with new mibuild toolchain management

soc: rename with_sdram option to with_main_ram (with_sdram was confusing)

mibuild/xilinx: remove obsolete CRG_DS

targets/simple: use mibuild default clock

mibuild: sanitize default clock management

mibuild: get rid of Platform factory function, cleanup

soc/sdram: sync with new mibuild toolchain management

liteeth/phy: typo (thanks sb)

migen/genlib/io: add DifferentialOutput and Xilinx implementation

genlib/io.py: fix copy/paste error (thanks rjo)

migen/genlib: add io.py to define generic I/O specials to be lowered by mibuild

targets/simple: use new generic DifferentialInput

targets/simple: insert IBUFDS for Xilinx devices (not implemented for others vendors)

soc/sdram: add workaround for Vivado issue with our L2 cache, reported to Xilinx in november 2014, remove it when fixed by Xilinx

uart/liteeth: only import the phy we are going to use (UARTPHYSim cannot be imported on Windows since based on pty).

mibuild/sim: clean up (thanks sb)

mibuild/sim/dut_tb: fix permissions