mibuild/sim: get serial dev from /tmp/simserial

mibuild/sim: add support for pty

uart/sim: add pty (optional, to use flterm)

liteeth/mac: fix padding limit (+1), netboot OK with sim platform

mibuild/sim: remove hack, the issue was in gateware (padding)

liteeth/mac: use Counter in sram and move some logic outside of fsms

genlib/misc: add increment parameter to Counter

fhdl/module: use r.append() in _collect_submodules

liteeth/phy/sim: create ethernet tap in __init__ and destroy it in do_exit

soc: do_exit is now provided by modules

fhdl/module: avoid flushing self._submodules and create do_exit.

mibuild/sim: clean up and move eth struct to sim

mibuild/sim: regroup console_tb/ethernet_tb in dut_tb

mibuild/sim: remove server and interact with tap directly in cpp tb. for now: - need to create tap manually: create tap: openvpn --mktun --dev tap0 ifconfig tap0 192.168.0.14 up mknod /dev/net/tap0 c 10 200 delete tap: openvpn --rmtun --dev tap0 - ARP request/reply OK - TFTP request OK - need to be tested with TFTP server. - need clean up

vivado: permit resources without pins

This is required if the LOC is done by another, external constraints set,
as in the case of the Zynq Processing System Instance.

liteeth: fix cnt_inc in IDLE state (we should wait sop to inc counter)

liteeth: do not insert CRC/Preamble in simulation to allow direct connection to ethernet tap

mibuild/sim: able to visualize arp requests with wireshark
now need to find why that is not responding...

mibuild/sim: able to send ethernet frame from sim to server.py

mibuild/sim: add ethernet pins to verilor.py

uart: pass *args, **kwargs to sim phy

platforms/sim: add ethernet pins

uart: add phy autodetect function

targets/simple: add MiniSoC

liteeth: add phy autodetect function (phy can still be instanciated directly)

soc: enforce cpu_reset_address to 0 when with_rom is True

targets: do not implement sdram if already provided by SoC (allow use of -Ot with_sdram = True)

genlib/cordic: fix typos

genlib/misc: fix missing *args in Counter

LiteXXX cores: fix test_reg.py

Merge branch 'master' of https://github.com/m-labs/misoc

litesata: fix permissions and imports

uart: generate ack for rx (serialboot OK with sim)

mibuild/sim/server_tb: use SERIAL_SINK_ACK

mibuild/sim: use /tmp/simsocket sockaddr for server

mibuild/sim: avoid updating end at each cycle (simulation speedup)

mibuild/sim: simplify console_tb with sim struct

mibuild/sim: create server.py and server_tb (Proof of concept OK with flterm)
Using a server allow us to create a virtual UART (and ethernet TAP in the future).

1) start the server
2) start flterm on the virtual serial port created by the server
3) run the simulation

This will enable us to do serialboot and netboot in simulation.
This will also enable prototyping  ethernet for ARTIQ in simulation.

com/spi: use .format in tb

targets: keep the SPI flash core even if with_rom is enabled, so that flash booting in the BIOS still works

LiteXXX cores: use format in prints

litesata: remove unneeded clock constraint

soc: remove is_sim function

sdram: move lasmibus to core, rename crossbar to lasmixbar and move it to core, move dfi to phy

sdram: pass phy_settings to LASMIcon, MiniCON and init_sequence

sdram: revert use of scalar values for DFIInjector

lasmicon: better management of optional bandwidth module (automatically inserted by -Ot with_memtest True)

xilinx/programmer/vivado: fix Linux support

platforms/kc705: fix imports

litesata/kc705: use FMC pin names

spiflash: style

README: 80 columns

make.py: use ternary getattr

Merge branch 'master' of github.com/m-labs/migen

mibuild/sim/verilator: remove verilator_root, use -Wno-fatal and add verbose option (verbose disabled by default)

mibuild/sim: style fixes

sdram: disable by default bandwidth_measurement on lasmicon

README: add Pipistrello

update README

targets: fix mlabs_video FramebufferSoC

cpuif: add CSR_ prefix to CSR base addresses (avoid conflicts between CSR and mems bases)

sdram: only keep frontend logic and sdram core declaration in soc/sdram.py, move other logic to sdram/core

soc/sdram: be more generic in naming

sdram: create core dir and move lasmicon/minicon in it

sdram: rename self.phy_settings to self.settings (using phy.settings instead of phy.phy_settings seems cleaner)

sdram: reintroduce dat_ack change (it was a small issue on wishbone writes (sending data 1 clock cycle too late) that was not detected by memtest)

sdram: improve memtest by adding 2 different writes/reads
doing only a write and read is not enough: if we reloaded a fpga with write that is not working after functional fpga, it would not trigger an error.

sdram: for now revert dat_ack change (it seems there is an small issue, will have a closer look)

sdram/lasmicon: create a separate file for the crossbar and remove it from lasmibus

sdram: move dfii to phy

sdram: fix remaining data_valid in dma_lasmi

sdram: create test dir and move lasmicon/minicon tests to it

sdram: create frontend dir and move dma_lasmi/memtest/wishbone2lasmi to it

move dma_lasmi to MiSoC

lasmi: simplify usage for the user (it's the job of the controller to manage write/read latencies on acks)

lasmi: simplify usage for the user (it's the job of the controller to manage write/read latencies on acks)

mibuild: initial Verilator support

soc: add initial verilator sim support: ./make.py -t simple -p sim build-bitstream :)

flash/spi: make bitbang optional (enabled by default)

uart: use data instead of d on endpoint's layouts (coherency with others cores)

uart: add sim phy

liteXXX cores: use new uart and import FlipFlop/Counter/Timeout from Migen

genlib/misc: add FlipFlop, Counter, Timeout

uart: create phy directory and move phy logic to serial.py (will enable selecting uart phy, for example virtual uart with LiteEth or sim model for Verilator)

litesata: create example design derived from SoC

liteXXX cores: remove Identifier duplication

liteXXX cores: share same methodology for on-board tests

litesata: create specialized kc705 platform to avoid duplicating things already in mibuild

litescope: avoid uart code duplication

video: reintegrate dvisampler from mixxeo (DVI/HDMI interfaces are common in today's SoCs)

platforms/pipistrello: remove unconnected SDRAM pins

pipistrello: fix lpddr parameters, crg, flash, style

pipistrello: fix ddram dqs, cleanup constraints, add pullup/downs

pipistrello: switch back to xc3sprog and fast (papilio) speed

soc: fix register_rom

kx705: add programmer parameter

liteeth: create example design derived from SoC that can be used on all targets with Ethernet pins

liteXXX cores: remove setup.py and relative paths (we will install misolib of use PYTHON_PATH)

litescope: create example design derived from SoC that can be used on all targets

liteXXX cores: remove redefinition of get_csr_csv