targets/kc705: fix csr address conflict on eth

add LiteX external core and remove ethmac

remove verilog and move mxcrg.v to misoclib/mxcrg

move lm32/mor1kx submodules to extcores

gensoc: call do_exit after SoC is built

update LiteScope

update LiteScope

split host files since we now have more drivers/dumps supported

make.py: add powered by Migen

readme/make.py: add powered by Migen

mibuild/kc705: add FMC connectors

mibuild: support pin names in IO extensions

add sigrok import (to check export against it)

continue sigrok export (should almost work)

add sigrok export skeleton (wip)

logo : add powered by Migen

logo : add powered by Migen

logo : add powered by Migen

create BaseSoC as a basic example design and build UDPSoC/EtherboneSoC on top of it

test: we can now test regs with Etherbone

host: add Etherbone driver

etherbone: fix addressing

mac: fix missing core csr generation

gensoc: add csr_data_width and csr_address_width as parameters In some case we want to have mode than 32 CSR or and csr_data_width != 8

endpoints: add param_layout parameter (required to pass parameter data with converters and will allow logic optimizations)

actorlib/structuring: fix eop generation in Pack

mibuild: make resolve_signals public

mibuild: return verilog namespace with build

remove crc since each crc is specific. It's probably better to adapt code for each case.

add setup.py

update download instructions

update download instructions

update download instructions

simplify litescope export with do_exit call and remove automatic clean

simplify litescope export with do_exit call and remove automatic clean

simplify litescope export with do_exit call

fix transport_rx_description (detected with new Migen check)

etherbone: reads OK on hardware

etherbone: writes OK on hardware

etherbone: add more debug signals

etherbone: probing OK on hardware

etherbone: simplify model usage

etherbone: create example design target

cosmetic: define params before payload

etherbone_tb: add autocheck

code cleanup

move generic modules to generic/__init__.py

etherbone: cleanup

etherbone_tb OK (will need cleanup)

etherbone: wishbone reads seems OK in simulation

etherbone: wishbone writes seems OK in simulation

etherbone: code wishbone master

etherbone: record wip

etherbone: add record depacketizer/packetizer (wip)

etherbone: add etherbone_tb, able to probe etherbone endpoint

models: use .format everywhere

etherbone: cleanup model

etherbone: clean up ohwr dissector, Python model checked against it

etherbone: add model skeleton

etherbone: add dissector from ohwr.org

etherbone: wip

test_udp: test loopback on port 6000 (dw=8) and port 8000 (dw=32) OK on board!

targets/udp: create udp loopback on port 8000 with dw=32 (to test data_width converters)

phy: add hw_init_reset (useful when used without CPU)

create Port class and remove connect method of mac/ip/udp Ports

move more things to common files

generic: add crossbar and use it in mac/ip/udp

README: use migen fork for now

udp/crossbar: add possibility to get port with dw != 8 (16, 32, 64, ...)

use new Migen feature: payload_layout/param_layout

make packetizer/depacketizer more generic (remove width limitation)

doc: init

etherbone: add skeleton

README: update

icmp: replace fifo with packet buffer and reduce buffering

use PacketBuffer for udp loopback

mac: fix gap inserter/checker

ip: pipeline checksum to improve timings

improve RX timings (make valid synchronous)

add test_la.py

mac: add interpacket gap inserter/checker

test_udp: clean up

udp: add crossbar

code clean up

improve test_udp (add random data and check)

test udp with simple loopback, works fine...

icmp: able to ping board :)

platforms/kc705: add more clock constraints

fix timeout

add icmp_tb

add icmp model

add icmp (untested, will need fifo)

ip: add crossbar

reorganize core (to add crossbar to ip)

move more possible logic outside of fsms (to reduce ressource usage)

arp: manage the case when the target is unreacheable

arp: add live time for cached IP/MAC couple

code clean up due to hw tests

arp: add cached_valid signal, UDP tx works on hardware

test on hardware and first fixes