transport: generate sop on RX path

command_tb: add streamer and logger

bfm: create basic HDD model

remove transport_tb (transport will be tested in command_tb)

use description instead of layout

regroup all constants/ definitions in common

command: wip

bfm: dma_skeleton

command: code TX part and add command_tb

transport: remove dma_setup and pio_setup_d2h (not needed our controller)

remove Layer in module names

transport: merge cmd and data Sink/Source, will be easier

transport_tb: add basic test for TX path

transport: add transport_tb skeleton and fix compilation

transport: code SATATransportLayerRX (untested)

transport: code SATATransportLayerTX (untested)

phy: remove ALIGN primitives on RX path

link: add auto-check on link_tb

link: fix CONT on RX path

link: test HOLD on RX path

link: test RX path

link_tb: use LinkTXPacket and LinkRXPacket from bfm

move test

bfm: add FIS decoding/encoding

bfm: rewrite it and split Physical / Link layers

transport: define FIS layouts

link: split SATALinkLayer in SATALinkLayerTX and SATALinkLayerRX

link: manage CONT on RX path

link: manage CONT on TX path

link: simplify BFM

link: manage hold

link: add CRC check to BFM

link: fix link_tb (due to others modifications)

link: improve and clean up crc_tb, scrambler_tb

gensoc: support user-defined CSR regions

bank: support direct mapping of CSRs on Wishbone

gensoc: simplify WB address decoding

minicon: small simplifications

spiflash: BB write support

gensoc: fix align

minicon: fix use of phy phases

minicon: remove unused signals and fix indent

Refactor directory hierarchy of sdram phys and controllers

Minicon: small SDRAM controller

Wishbone DownConverter: Fix sel signal

genlib/fsm: add NextValue to replace reg/reg_next/ce pattern

fhdl/tools: do not attempt to rename sync clock domain if it does not exist

ethmac/last_be: remove fake signal (fixed in Migen)

ethmac: use new EndpointDescription API

flow: endpoint description structure with packetized parameter

actorlib/fifo: add buffered parameter

ethmac: style/renaming

targets/kc705: avoid ddrphy/ethphy address conflict

new Ethernet MAC

xilinx_vivado: use REM for comment on Windows

Merge pull request #8 from jix/fix-acitorlib-fifo

actorlib/fifo: fix no-op assignment due to .payload omission

actorlib/fifo: fix no-op assignment due to .payload omission

link: wip bfm

link: prepare simulation

clean up

use new EndpointDescription

link: SATALinkLayer skeleton

phy: use primitives dict and use only sata.std

phy: send 2 ALIGN primitives every 256 DWORDs

add hamming-code gen/check lib

README: remove compiler-rt download instructions

software: make compiler-rt a submodule

mibuild/programmer: add migen folders to flash proxy search dirs

link: add SATALinkLayer skeleton (wip)

link: improve crc_tb/ preamble_tb and increase length

link: add Scrambler and testbench

link: add CRC and testbench

vpi/ipc: fix decoding of index buffer

sata/link: add crc and scrambler C models from SATA specification

move code and create a directory for each layer

test/test_size: fix slice comparison

actorlib/structuring/Pipeline: make 'busy' a signal

actorlib/structuring: add Pipeline

Pipeline enables easy cascading of dataflow modules.
DataFlowGraph can eventually use it to implement the
add_pipeline method to avoid duplicating things.

actorlib/structuring: add Converter

Converter enables easy conversions of data width on dataflows.
It handles the 3 possibles cases:
- downconverter
- upconverter
- direct connection when data width are identical.

Merge branch 'master' of github.com:m-labs/migen

flow/actor, actorlib/structuring: add packet support

bus/csr: add configurable address_width (needed more than 32 modules with CSR)

crc: generate error asynchronously to avoid stalling the flow and simplify

kc705: add Ethernet pins

xilinx_vivado: use .bat on Windows platforms (otherwise Vivado uses Unix scripts...)

xilinx_vivado: add hierarchical utilization report

fhdl/verilog: fix tristate to instance connection

add input pipe stage option

remove DRP ports (won't be used for now)

various fixes and simplifications, SATA1 & SATA2 OK

Raise exception when not using correct boolean operators

platforms: merge but keep support for iMPACT for now (xc3sprog need to be tested on Windows)

flow/actor/Endpoint: clean up __getattr__

DMAWriteController: fix Demultiplexer layout

use new direct access on endpoints

use new direct access on endpoints

_Endpoint: allow direct access of payload elements

remove trailing whitespaces

remove trailing whitespaces

use new direct access on endpoints