bank: add re to CSRStorage

being able to know when a register is updated is useful in many cases and avoid having to handle another register for that.
re is asserted when the the last CSR of the Compound is written. Software must also write Compound in the right order.

ctrl: drive txcomwake and not gtx.txcomwake in K7SATAPHYDeviceCtrl

uart2wishbone: fix missing payload.d

uart2wishbone: always use payload.d and not .d

fill __init__.py to simplify imports

mila: simplify usage

uart2wishbone: share UARTRX and UARTTX with MiSoC

mor1kx: sync

uart: minor cleanup and fix

uart: split it and use dataflow

This make the code easier to understand and allow the reuse of UARTRX & UARTTX
on designs without CPU (e.g miscope).

mila: fixes when used without RLE

mila: add clk_domain support

an AsyncFIFO is inserted when clk_domain is not "sys" to enable capture from another clock domain.
sys_clk frequency need to be greater than clk_domain clock.

future possible improvement: automatic insertion of a converter when clk_domain frequency is
greater than sys_clk.

mila: simplify export

revert simulation design and add wave

add .payload. to Sink and Source to be compatible with upstream Migen

instanciate GTXE2_COMMON (seems recommended in AR43339)

test to visualize OOB with Miscope

use SGMII clk (125MHz) and SFP for test on KC705

simplify and clean up

sim working

fix alignment (still some transmissions errors --> need to check clocks and resets)

genlib/fsm: make first fsm.act() the reset state, even when using after_*/before_* methods before fsm.act

fix and simplify ctrl fsms, OOB OK, align KO

gtx: add resynchronization on control signals

mmcm: configure default divider with default_speed

add tx_reset_fsm and rx_reset_fsm

reorganize code
- use sys_clk of 166.66MHz and using it instead of sata clk.
- rename clocking to CRG since it also handles resets.
- create datapath and move code from gtx.

clocking: clean up and add comments

host and device communicate with OOB, now need to fix ctrl

reset and lock of PLL OK. We see OOB signals on the link but they are not decoded by the device.

add modelsim simulation and start fixing init

add generic CRCEngine, CRC32, CRCInserter and CRCChecker

CRCEngine implements a generic and optimized CRC LFSR. It will enable generation of CRC generators and checkers.
CRC32 is an implementation of IEEE 802.3 CRC using the CRCEngine.
CRC32Inserter and CRC32Checker have been tested on an ethernet MAC.

update README with new Kintex-7 support

targets: add simple design (vendor agnostic and usable on all platforms with UART pins).

Designing a SoC with Migen is easy, but we have to provide a very simple design that can
be used on all boards with only 1 clock and 2 UARTs pins defined. This will encourage the
newcomer to invest time in Migen/MiSoC and see its real potential.

modify TestDesign to be able to simulate phy with host <--> device loopback

move some logic outside of GTX

clean up (thanks to Sebastien)

do some clean up

use new MiSoC UART with phase accumulators

this will allow to speed up MiLa reads

integrate phy in test design and start fix syntax errors

instanciate device or host controller

manage clock domain crossing and data width conversion in gtx

create sata clock (sata_tx/2 for a 32 bits data path)

realign rxdata / rxcharisk directly in gtx

add device ctrl skeleton (we will use it for simulation with the host)

more ctrl skeleton

add ctrl skeleton

rearrange code and remove datapath for now

clean up and add K7SATAGTXReconfig skeleton (empty but we don't need it for now)

remove GTXE2_COMMON (we use in fact CPLL and not QPLL, GTXE2_COMMON was here in design just because of an old ISE bug)

(see http://www.xilinx.com/support/answers/45410.html for more information)

add data path from another design (need to be adapted to SATA specification)

add SATAGTX with RX/TX clocking and reset (no DRP for now)

software: remove setjmp

add dict for fbdiv computation on GTXE2_COMMON

create k7satagtx.py and move GTXE2 primitive inside

create GTXE2_CHANNEL & GTXE2_COMMON class / add IO signals and parameters

fill GTXE2_COMMON constants parameters and signals for SATA / disconnect unused output ports

fill GTXE2_CHANNEL constants parameters and signals for SATA / disconnect unused output ports

k7sataphy: add GTXE2_COMMON instance skeleton

k7sataphy: add GTXE2_CHANNEL instance skeleton

flow/actor: fix eop direction

flow/actor: add packetized parameter for Sink and Source

actorlib/structuring: add reverse parameter to Unpack and Pack

init with repo with simple TestDesign

libbase: use __builtin_setjmp and __builtin_longjmp

genlib/fifo/SyncFIFOBuffered: replace not supported

genlib/fifo: same 'level' semantics between SyncFIFOBuffered and FWFT SyncFIFO

mor1kx: sync

setup.py: fix README filename

genlib/fifo: add replace command to sync FIFO

README: more markdown fixes

README: markdown fixes

README: use markdown

actorlib/spi: remove unneeded import

actorlib/spi: remove EventManager from DMAController

sim/icarus: add vpi directory to module search path

This allows running the iverilog simulations from the migen top directory
without having to install the .vpi anywhere.

cordic: round() constants if not power of two bitwidth, cleanup, simplify some logic

test_cordic: stop spewing out numbers

doc: update for NetworkX refactoring

examples/dataflow: adapt to new simple MultiDiGraph implementation

flow/network: replace NetworkX MultiDiGraph with simple implementation

examples/dataflow/dma: fix simulation, run it for 100 cycles

cordic: vivado is bad at inferring compact adder/subtractor logic

vivado: add more reporting

vivado: mode batch to prevent vivado from opening tcl shell on error

spi_flash: simplify usage by removing cmd, cmd_width, addr_width parameters

platforms/kc705: use jtaghs1_fast cable

sdram: merge DFII_PIX_RDDATA_SIZE and DFII_PIX_WRDATA_SIZE

bios: support DDR3 write leveling and read calibration. This makes the full DDR3 SODIMM work on the KC705.

sdramphy/initsequence: cleanup and expose DDR3 MR1 value

kc705: enable DCI termination on DDR3

sdramphy/initsequence: clean up mr1/mr2 computation on DDR3 and enable Dynamic ODT

k7ddrphy: add bitslip control for incoming DQ

targets/kc705: add ddrphy to CSR map

bios: add sdrrderr

bios: add DQ filtering to sdrrd, add sdrrdbuf command

k7ddrphy: write leveling and read calibration support

k7ddrphy: do not register T at SERDES (fixes timing problem)

libcompiler-rt: add moddi3

k7ddrphy: update comment