k7ddrphy: decrease CAS latency to account for cmd/data flight time

k7ddrphy: suppress idiotic bitgen warning about ISERDES IOBDELAY parameter

platforms/kc705: read the configuration flash faster (ISE only)

platforms: add -w option to bitgen_opt

targets/kc705: BIOS XIP

targets/ppro: reduce SPI flash clock frequency

targets/ppro: fix BIOS address

make.py: add set_flash_proxy_dir to flash-bios

targets/ppro: clean up indentation

kc705: add spiflash pins

vivado: enable bitstream compression (optional)

fhdl.structure: do not permit clock domain names that start with numbers

fhdl.structure: remove unused imports

Signal.__getitem__: raise TypeError and IndexError when appropriate

Signal.like: pass kwargs

vivado: make tcl a list of commands, add reporting

k7ddrphy: fix read_latency (CL is 2 sys_clk since we use quarter rate)

k7ddrphy: set bitslip to 0 on ISERDESE2 (needed at least for sim)

k7ddrphy: add ODELAYE2 on dm path to match dq path (ODELAYE2 even configure with a delay of 0 generates a delay)

k7ddrphy: fix write_latency and take care of OSERDESE2 latency on oe

sdramphy/initsequence: fix and add format_mr0 function

k7ddrphy: add SERDES reset

lasmicon: fix reset_n level

flash_extra: use new programmer

make.py: do not use prog.needs_flash_proxy

mor1kx: sync

mibuild/programmer: remove unneeded needs_flash_proxy attr

k7ddrphy: send rddata_valid on all phases

platforms/kc705: remove DDR3 multirank pins

bus/dfi: add CKE and RESET_N

targets/kc705: integrate DDR3

bios/sdram: cleanup

bios/sdram: set ODT and RESET_N through DFII

dfii: drive ODT and RESET_N

lasmicon: drive ODT and RESET_N

lasmicon: add CWL to PHY settings

sdramphy/gensdrphy: fix rddata_en generation

sdramphy: initial K7 DDR3 support

sdramphy/bios: make sdrrd/sdrwr generic

sdramphy/initsequence: rewrite DDR3 initialization sequence

s6ddrphy: fix DFI interface data width computation

typo

gensoc: add id for KC705

platforms/kc705: generate clocks for SDRAM

mibuild/xilinx: connect CE on reset synchronizer FFs

genlib: add reset synchronizer

targets/ppro: use migen reset synchronizer

mibuild/xilinx: share more code between ISE and Vivado, use special overrides with Vivado, merge xilinx_tools into xilinx_common

gensoc/cpuif: do not generate access functions for registers > 64 bits

use verilog namespace to export mila configuration

targets/kc705: use PLL for clocking

uart2wishbone: disconnect rx line from shared pads when bridge is selected
(avoid CPU crash when we communicate with the bridge)

platforms/kc705: fix speed grade

clean up

mor1kx: sync

platforms/kc705: add automatic clk200 constraint

platforms/kc705: use XC3SProg

platforms/kc705: use Vivado by default

mibuild/programmer: fix XC3SProg init

README: update

targets: add basic KC705

Keep only basic SoC designs in MiSoC

storage: use SyncFIFOBuffered to implement fifo in block ram

mibuild/generic_platform: add recursive parameter to add_source_dir

genlib/fifo: use synchronous memory read instead of additional register

The latter causes problems with InsertReset

use new MiSoC fifo (no flush signal)

remove stale programmer.py

move programmer to mibuild

mibuild: move programmer to mibuild and create programmer directly in platforms

sdramphy: add init sequence for DDR3

Better UART baudrate generator, and testbench

This enables high speed (tested to 4Mbps) operation.

kc705/ddram: use lighter pin syntax

mibuild/xilinx_vivado: allow sharing Misc constraints with ISE: example: ISE: DIFF_TERM=True VIVADO: set property DIFF_TERM TRUE

mor1kx: sync

kc705: add ddram pins

mibuild.xilinx_vivado: support settingsXX.sh

* in the process refactor the version search, the architecture bit width
 detection, the settings search and all also for xilinx_ise
* use distutils.version.StrictVersion

migen.fhdl.structure: add Signal.like(other)

This is a convenience method. Signal(flen(other)) is used frequently but that
drops the signedness. Signal((other.nbits, other.signed)) would be correct but
is long.

migen/sim/generic: use kwargs to pass parameters to icarus.Runner

flow.plumbing: spelling

flow.plumbing: make argument order consistent

genlib/SyncFIFO: remove flush signal (use InsertReset instead)

mibuild/platforms: add APF27 and APF51 Armadeus platforms

mibuild/generic_platform.py: adding ability to use void pins (none fpga pin) for connectors

Signed-off-by: Fabien Marteau <fabien.marteau@armadeus.com>

style

crt-or1k: trim useless exception vectors

Merge branch 'master' of github.com:m-labs/misoc

Upgrade mor1kx. This fixes the UART bug that was due to IRQ 0 and 1 being non-maskable.

cpuif: remove limitations on csr data_width

Merge branch 'master' of github.com:m-labs/migen

mibuild/xilinx_vivado.py: add set property to misc constraint

host: add support for various csr_data width (8 & 32 tested, but should work with others)

Merge branch 'master' of github.com:m-labs/migen

fsm: set reset_state as default state

fix bit inversion on CSV/PY exports

mibuild: use SimpleCRG instead of CRG_SE, remove period parameter for CRG_DS, clean up platforms

create dump class and specific export functions, add python dictionnary export

host: split read/export and add csv export

fifo: add support for depth=2

migen/bank/description: add reset parameter to CSRStatus

make.py: add platform-option