kc705: use string default arg

initial Vivado support

uart2wishbone: add default baudrate

libbase: remove crt during make clean

targets/simple: pass kwargs

crt0: remove macadress for or1k as well

bios/crt0.S: remove unused macaddr, add syscall handler stub

spiflash: redundant slice

programmer: make xc3sprog verbose

crt: add umoddi3

mila: add input pipe to ease timing

bios: remove references to 'DDR' SDRAM, as we also support SDR SDRAM

Use SDRAM on the Papilio Pro

Based on code by Robert Jordens

drivers: clean up / fixes

storage: simplify run length encoder...

fix uart selection when opening wishbone

make.py: init bios memory in build-bitstream action otherwise it is not possible to run clean or build-csr-csv or build-headers without build-bios

gensdrphy: fix dm generation

mibuild/platforms: use add_period_constraint

mibuild: expose add_period_constraint (easier to use for simple designs than vendor specific code)

mibuild/altera_quartus: use default gui command line parameters (enable pll constraints propagation) and remove deprecated methods

change export format and simplify usage

move some functions in drivers and export layout in csv

simplify and clean up

gensdrphy: fix memtype and change phase shift in comments.

sdramphy: remove fixed parameters

bios: fill delay slot in boot_helper

targets/mlabs_video: pass with_memtest as kwargs

software: factorize exception_handler

bios: fix boot for or1k

Initial mor1kx (OpenRISC) support
Based on milkymist-ng-mor1kx by Stefan Kristiansson

storage: simplify recorder...

sim: fix tb_trigger_csr

fix minimac bases addresses

mibuild: remove useless 'reduce_control_sets auto'

gensdrphy: clean up and implement data mask

wishbone2lasmi: fix wordbits computation

make.py: add missing --csr_csv argument

de0nano: call sdram mask dm, not dqm (follow other platforms and gensdrphy)

gensdrphy: use 'dm' not 'dqm' (follow s6ddrphy and majority of platforms)

README: update and point to misoc-de0nano examples

drivers: add genericity & prog_range_detector, prog_edge_detector methods

refactor code

Refactor CRC tools

tools: replace mkmscimg with mkmscimg.py (mkmscimg.c was platform dependent)

fhdl: forbid zero-length signals

wishbone2lasmi: support lasmim data_width < wishbone data_width

define platform.soc_ext_path when --external argument is used (to use it to include verilog files in the external target)

mibuild: force shell script generation to unix format (will be executed with cygwin's bash on windows)

mibuild/altera_quartus: enforce use of SystemVerilog in Quartus (Verilog does not support global parameters)

simple: create PowerOnRst and use it (remove vendor-dependent code)

sdramphy: move and clean up s6ddrphy, add generic SDRAM PHY

programmer: add USBBlaster and use platform.bitstream_ext in make

make: add clean action

simplesoc: free LED

sim: use (mandatory) ncycles when starting a simulation with no active functions

mibuild: add bitstream_ext parameter to platforms

mibuild/altera_quartus: set top_level_entity

mibuild/altera_quartus: add support for verilog include

README: rewrap

update README

software/libcompiler-rt: adapt to new upstream directory organization

targets/simple: add dummy SDRAM + flash boot address

test/SyncFIFOCase: better test bench termination

mibuild/xilinx_ise: move overwrite option to default options

mibuild/xilinx: make par and map options configurable

genlib/fifo: add SyncFIFOClassic and SyncFIFOBuffered

test/test_cordic: fix for new Simulation API

test/support: fix default ncycles

genlib/coding: gracefully handle flen(i) < 2

bus/csr: new simulation api

genlib/fifo: add flush, expose level in SyncFIFO

AsyncFIFO would need versions of flush and level in each clock domain
plus some handshaking on double flush.

Signed-off-by: Robert Jordens <jordens@gmail.com>

Add Python flasher

Generate mem.h from SoC description

mibuild/generic_platform: fix default value for connectors

mibuild/platforms/papilio_pro: add expansion connectors

mibuild: support for expansion connectors

Simplify use of external targets/platforms/cores + add default platform in targets

make.py: support setting flash proxy directory

bios: update banner

new action syntax for make.py + support xc3sprog

targets/simple: use XIP from SPI flash

dvisampler: replace parity with sof

targets/mlabs_video: use outer video inputs

videostream: add downscaler core + test

videostream: add single chopper

videostream: add compacter and packer

Update doc with new simulation API

Refresh testbenches and convert to new API

fix SimActor TB terminations

Add 'passive' simulation functions that are not taken into account while determining when to stop the simulator

New simulation API

downscaler: add chopper module

bank/eventmanager: add SharedIRQ

gensoc: support for user-defined UART and add default values for SRAM and L2 sizes

migen/fhdl/tools: speed up group_by_targets (halves the mixxeo runtime)

platforms/rhino: add GPMC wait pin

fhdl/simplify/FullMemoryWE: fix WE slice for multi-port mems

add support for Verilog include paths

gensoc: use add_verilog_include_path