examples/sim/abstract_transactions_lasmi: check data

bus/lasmibus: add separate req/data ack to target and initiator

dma_lasmi/Writer: fix default FIFO depth

dma_lasmi/Reader: handle ack=1 when stb=0

lasmibus/crossbar: simplify master ack generation

make: fix byteswap invocation

xilinx_ise: run tools like Project Navigator does to avoid weird bitgen behavior

Call finalize() after CRG creation

platforms/mixxeo: remove bank 3 DVI inputs

Do not specify period constraints twice

Add Mixxeo platform

platforms/m1: move generic platform commands to do_finalize

Mixxeo support

dvisampler: support differential input

pytholite: fix kwargs handling

examples/pytholite/basic: demonstrate generator arguments

pytholite: support generator arguments

fhdl: mark variable as deprecated

examples/complex: do not use variable

fhdl/verilog: lower complex slices before reset insertion

fhdl/tools: separate complex slice lowerer from basic lowerer

genlib/misc: remove bitreverse

support re-slicing and non-unit step size

* support slicing of Slice/Cat/Replicate through lowering
* support non-unit step size slices through unpacking and Cat()

coding.py: rewrite If() to make verilog more readable

pytholite: use eval instead of literal_eval

genlib/coding.py: binary vs. one-hot, priority coding

lx9_microboard: improve compat with other boards

add Avnet Spartan6 LX9 Micrboard platform

* generic_platform.py: add a finalize() method

... to add e.g. timing constraints after the other modules have
had their say and when the signal names are known

genlib/cordic: cleanup

fhdl/verilog: fix signedness rules for comparison

migen/genlib/cordic.py: generic cordic

* rotating or vectoring cordic modes
* circular, linear, or hyperbolic functions
* combinatorial, pipelined or iterative evaluation
* arbitrary width, stages and guard bits
* two or four quadrant mode for circular/rotate

Shorter multipin signal definition

software/videomixer: increase framebuffer size

dvisampler/edid: add nonstandard 1024x768 @ 30Hz mode

Use new FSM API

FSM: new API

Revert "dvisampler/dma: buffer full memory words"

This reverts commit 1c8ef0fe3e5a799ce811b0052a073481e26181a4.

fhdl/verilog: improve error reporting

lasmicon: use namedtuple

lasmi: separate request and data ack to support bankmachine FIFOs (buggy/incomplete)

genlib/fifo: support records

lasmicon: add FIFO at bankmachine input to ease timing

top: raise frequency back to 83 1/3 MHz

use new migen API

lasmibus/crossbar: better switching policy

videomixer: better memory bandwidth reporting

lasmicon/multiplexer: remove unnecessary wait states

lasmicon: bandwidth monitoring

videomixer: timeout on IDELAY busy

videomixer: add fb.c

videomixer: support different resolutions

asmibus: remove port sharing

bus/asmibus: fix slot aging timer

framebuffer: work around dysfunctional Xst retiming

bus/lasmibus/Crossbar: support cba_shift=0

dvisampler/dma: buffer full memory words

s6ddrphy: fix read latency

lasmicon: fix computation of interface latencies

lasmi: reduce latencies by 1 cycle

Switch to LASMI, bug pandemonium

microudp: fix compilation warning

lasmi: fix minor problems

genlib/fsm: fix handling of zero delayed_enter

actorlib: LASMI DMA (untested)

bus: Wishbone -> LASMI bridge (untested)

examples/sim: add LASMI demo

bus/lasmibus: bugfixes

bus/lasmibus: add target and initiator

examples/sim: rename abstract_transactions to abstract_transactions_wb, use new APIs, remove ASMI

bus/lasmi: interface definition and crossbar (untested)

csr/sram: fix reads on high addresses when word_bits != 0

csr/sram: fix page_bits computation

simplify signals connexion

xilinx_ise: improve parameter passing

New simplified flash layout + build flashable images for SoC and videomixer

software/stdlib: fix atoi

software/videomixer: improve phase calibration

software/videomixer: remove unneeded DCM resets

dvisampler/clocking: remove DCM_CLKGEN

cif: move to milkymist folder

genlib/misc: fix import

bus/csr/SRAM: better handling of writes to memories larger than the CSR width

bitreverse: fhdl/tools -> genlib/misc

platform/rhino: rename ismm data out signal to locked

bios: remove rescue

bios/linker.ld: flash -> rom

dvisampler: increase frequency of reports to avoid missing WER values

Make memory ports part of specials

This is needed to handle cases where a single memory has ports
in two different modules, and one of these modules is subject
to clock domain remapping. The clock domain of the port in that
module only must be remapped.

Use new memory port API

Use migen.fhdl.std

Require Python 3.3

New migen.fhdl.std to simplify imports + len->flen

Use migen.fhdl.std

bus/wishbone/SRAM: support init and read_only

bus/csr/SRAM: support init

platforms/papilio_pro: swap tx/rx to be consistent with M1

Simplify system ID

software: add nofloat libbase for size-optimized binaries

dvisampler: report the word error rate