framebuffer: saturate instead of overflow

software/videomixer: support additive blending (enable with SW1, status on LED)

software/videomixer: better pot calibration

Add GPIO buttons and LEDs

setup.py: update required Python version

timer: atomic reads

software/videomixer: connect crossfade and blackout pots

top: integrate ADC for pots

platforms/m1: add pots pins

Merge pull request #1 from fallen/makefile-001

Some Makefile love

software/videomixer: framebuffer enable/disable

bus/asmi: port sharing support

First video mixing working (hacky)

Some Makefile love

fhdl/tools/_TargetLister: do not include array keys in targets

cleanup

genlib/record: match_by_position -> connect_flat

framebuffer: fix alpha blending

Framebuffer mixing

Revert "genlib/record/connect: add match_by_position"

This reverts commit df1ed32765510421fee07a8d5ff29afa9ce7c7c5.

framebuffer: reorganize in preparation for mixer

software/dvisampler: periodically reset PLL until locked + recalibrate IO every second

software/dvimixer: support two channels

dvisampler/dma: better 8:8:8 -> 10:10:10 conversion

software/videomixer: interrupt-driven video passthrough

dvisampler/dma: reverse slot allocation order

dvisampler/dma: fix interrupt generation

dvisampler/dma: bugfixes

top: connect dvisampler DMA IRQs

software/videomixer: use new DMA engine

dvisampler: new DMA engine (buggy)

bank/description/AutoCSR: add autocsr_exclude

cif: do not generate write function for CSRStatus

dma_asmi: cleanup

bank/eventmanager: refactor, rename EventSourceLevel -> EventSourceProcess, add fully externally controlled event source

timer, uart: EventSourceLevel -> EventSourceProcess

platforms/papilio_pro: no reset signal by default

crg: support for resetless system clock domain

platforms: add KC705

mibuild: Add platform for Xilinx ML605 board

xilinx_ise: enable register balancing

dvisampler: mostly working, very basic and slightly buggy DMA

software/videomixer: send to framebuffer

another attempt at fixing clock routing issues

build.py: LOC clock generator components to limit breakage of the ISE shitware

build.py: support single DVI sampler

chansync: bugfix

tb: add chansync

dvisampler: connect sync polarity detection

dvisampler/chansync: fix FIFO width

software/videomixer: use new resdetection regs

dvisampler/resdetection: use DE instead of hsync

dvisampler: add sync polarity detection module (thanks Lars for suggestions)

dvisampler/decoding: hold C when DE=1

dvisampler: add RawDVISampler

dvisampler/datacapture: swap bit pairs

actorlib/spi: add DMAWriteController

actorlib/dma_asmi/OOOWriter: fix tag offset

build: only add UCF constraints for the cores that are present

flow/network/DataFlowGraph: add_buffered_connection

bank/description/CSRStorage: set reset property of storage for use in test benches

flow/network: better determination of plumbing layout

actorlib/dma_asmi: drive dat_wm

Remove unneeded file

software: put network code in a library

framebuffer: use DMA controller from Migen

actorlib/spi: add DMA read controller

actorlib/spi/SingleGenerator: use CSR alignment bits

bank/description/CSRStorage: support alignment bits

flow/network/CompositeActor: expose unconnected endpoints

flow/network/DataFlowGraph: add add_pipeline

actorlib/spi/Collector: cleanup, new APIs

actorlib/dma_asmi: support for writes

Remove undriven reset signals

Tell the Xilinx crapware that DCM_CLKGEN does not phase align, as some (but not all) of the ISE tools remark.

Use the Migen asynchronous FIFO

minimac3: move psync

xilinx_ise: implement NoRetiming synthesis constraint

genlib/fifo: disable retiming on Gray counter outputs

genlib/cdc: add NoRetiming

fhdl/verilog: recursive Special lowering

genlib/fifo: add asynchronous FIFO

fhdl/specials/memory: do not write address register for async reads

graycounter: expose binary output

genlib: add Gray counter

Support for resetless clock domains

Add setup.py

README: fix quick intro

adc: double-register asynchronous inputs

milkymist/adc/__init__.py: CounterADC - simple counter-based ADC

This is a revised version of the counter-based ADC.

xilinx_ise: do not attempt to source settings file on Windows

xilinx_ise: add --no-source option to disable sourcing of ISE settings file

dvisampler/chansync: set synced to 0 when control tokens do not arrive at the same time

tftp.h, tftp.c: add tftp_put

tftp.c: use symbolic constant for block size

tftp.c (format_request): pass opcode as argument

tftp.c: use uintNN_t instead of "unsigned short", etc.

tftp.h, tftp.c (tftp_get): make "buffer" void and use unsigned char internally

tftp.c: make "packet_data" unsigned and optimize strcpy+strlen

tftp.c (rx_callback): simplify expressions containing unnecessary casts